JPH05175423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05175423A JPH05175423A JP3354315A JP35431591A JPH05175423A JP H05175423 A JPH05175423 A JP H05175423A JP 3354315 A JP3354315 A JP 3354315A JP 35431591 A JP35431591 A JP 35431591A JP H05175423 A JPH05175423 A JP H05175423A
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- JP
- Japan
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- rtn
- pressure
- semiconductor device
- forming
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- Pending
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Abstract
(57)【要約】
【目的】 スリップの発生防止、リーク電流の抑制、Ｔ
ＤＤＢ特性の向上を期すことのできる半導体装置の製造
方法を提供することを目的とする。 【構成】 ポリシリコン１上にキャパシタとなる下部電
極２を形成し、高圧、低温でアンモニア中でＲＴＮを行
い、Si3N4 ３を形成し、酸化することにより、SiO2４を
形成し、上部電極５を順次形成する。
ＤＤＢ特性の向上を期すことのできる半導体装置の製造
方法を提供することを目的とする。 【構成】 ポリシリコン１上にキャパシタとなる下部電
極２を形成し、高圧、低温でアンモニア中でＲＴＮを行
い、Si3N4 ３を形成し、酸化することにより、SiO2４を
形成し、上部電極５を順次形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にＤＲＡＭ（Dynamic Random Access Memo
ry）のキャパシタ絶縁膜でのリーク電流の防止や、ＴＤ
ＤＢ（Time Dependent Dielectric Breakdown ）特性の
劣化の防止を期することが出来る半導体装置が得られる
ようにした半導体装置の製造方法に関する。
法に関し、特にＤＲＡＭ（Dynamic Random Access Memo
ry）のキャパシタ絶縁膜でのリーク電流の防止や、ＴＤ
ＤＢ（Time Dependent Dielectric Breakdown ）特性の
劣化の防止を期することが出来る半導体装置が得られる
ようにした半導体装置の製造方法に関する。
【０００２】
【従来の技術】近時、ＤＲＡＭのキャパシタ絶縁膜はＬ
ＰＣＶＤ（Low PressureChemical Vapour Deposition
）法によるSi3N4 （二酸化シリコン膜）からなる積層
絶縁膜が広く使用されている。この積層絶縁膜は実際
は、Si3N4 と下部電極の界面に自然酸化膜として下部Si
O2を有し、SiO2／Si3N4 ／SiO2の３層構造になってい
る。
ＰＣＶＤ（Low PressureChemical Vapour Deposition
）法によるSi3N4 （二酸化シリコン膜）からなる積層
絶縁膜が広く使用されている。この積層絶縁膜は実際
は、Si3N4 と下部電極の界面に自然酸化膜として下部Si
O2を有し、SiO2／Si3N4 ／SiO2の３層構造になってい
る。
【０００３】この下部SiO2は洗浄中、乾燥中、あるい
は、Si3N4 を形成するときに成長するが、膜質は良好で
なく、出来るだけ成長を抑える方が良い。その一つの方
法として、NH3 （アンモニア）ガスを用いたＲＴＮ（Ra
pid Thermal Nitridation ）を常圧で行い、引き続い
て、その上にSi3N4 を形成する方法が用いられている。
この方法によると、リーク電流は減少し、ＴＤＤＢ特性
も向上する。
は、Si3N4 を形成するときに成長するが、膜質は良好で
なく、出来るだけ成長を抑える方が良い。その一つの方
法として、NH3 （アンモニア）ガスを用いたＲＴＮ（Ra
pid Thermal Nitridation ）を常圧で行い、引き続い
て、その上にSi3N4 を形成する方法が用いられている。
この方法によると、リーク電流は減少し、ＴＤＤＢ特性
も向上する。
【０００４】
【発明が解決しようとする課題】しかしながら、以上述
べた方法であっても、絶縁膜が５nm（ナノメータ）以下
になると、リーク電流は増加し、ＴＤＤＢ特性も劣化す
る。その結果、十分な電荷保持が得られず、デバイス特
性の劣化、歩留りの低下等を招くという問題が生じる。
べた方法であっても、絶縁膜が５nm（ナノメータ）以下
になると、リーク電流は増加し、ＴＤＤＢ特性も劣化す
る。その結果、十分な電荷保持が得られず、デバイス特
性の劣化、歩留りの低下等を招くという問題が生じる。
【０００５】これを防止するためには、ＲＴＮを１１０
０℃以上の高温、６０秒以上の長時間行う必要がある
が、ＲＴＮによってスリップなどの欠陥が発生して、歩
留りの低下を生じる。
０℃以上の高温、６０秒以上の長時間行う必要がある
が、ＲＴＮによってスリップなどの欠陥が発生して、歩
留りの低下を生じる。
【０００６】この発明は前記従来技術が持っている問題
点のうち、リーク電流が増大する点と、ＴＤＤＢ特性が
劣化する点と、スリップなどの欠陥が発生する点につい
て解決した半導体装置の製造方法を提供するものであ
る。
点のうち、リーク電流が増大する点と、ＴＤＤＢ特性が
劣化する点と、スリップなどの欠陥が発生する点につい
て解決した半導体装置の製造方法を提供するものであ
る。
【０００７】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体装置の製造方法において、半導
体基体に高圧、低温のアンモニア中でＲＴＮを行って、
ＲＴＮ膜を形成する工程を導入したものである。
解決するために、半導体装置の製造方法において、半導
体基体に高圧、低温のアンモニア中でＲＴＮを行って、
ＲＴＮ膜を形成する工程を導入したものである。
【０００８】
【作用】この発明においては、高圧、低温のアンモニア
中でＲＴＮを行うから、スリップなどの欠陥が半導体基
板に生じないように作用し、したがって前記問題点を除
去できる。
中でＲＴＮを行うから、スリップなどの欠陥が半導体基
板に生じないように作用し、したがって前記問題点を除
去できる。
【０００９】
【実施例】以下、この発明の半導体装置の製造方法の実
施例について図面に基づき説明する。図１はその一実施
例の工程を説明するための断面図であり、ＤＲＡＭにお
けるキャパシタ部分を抜き出したものである。
施例について図面に基づき説明する。図１はその一実施
例の工程を説明するための断面図であり、ＤＲＡＭにお
けるキャパシタ部分を抜き出したものである。
【００１０】この図１において、１は半導体基体として
のポリシリコンである。このポリシリコン１にリンやヒ
素などの不純物を拡散して、下部電極２を形成し、次い
で、７５０℃ないし９００℃の温度、３０秒ないし６０
秒の時間、圧力５ないし１０気圧でNH3 （アンモニア）
中でＲＴＮを行い、ＲＴＮ膜２を形成する。この場合の
圧力は高い程低温、短時間でもＲＴＮが可能となるが、
装置の安全性などから、１０気圧程度が限界である。
のポリシリコンである。このポリシリコン１にリンやヒ
素などの不純物を拡散して、下部電極２を形成し、次い
で、７５０℃ないし９００℃の温度、３０秒ないし６０
秒の時間、圧力５ないし１０気圧でNH3 （アンモニア）
中でＲＴＮを行い、ＲＴＮ膜２を形成する。この場合の
圧力は高い程低温、短時間でもＲＴＮが可能となるが、
装置の安全性などから、１０気圧程度が限界である。
【００１１】その後、ＬＰＣＶＤ法により、Si3N4 ３を
３〜６nm程度の厚さに形成し、８００〜９５０℃の温度
でH2（水素）＋O2（酸素）の混合した雰囲気中で１０〜
６０分アニールを行い、SiO2４を形成する。
３〜６nm程度の厚さに形成し、８００〜９５０℃の温度
でH2（水素）＋O2（酸素）の混合した雰囲気中で１０〜
６０分アニールを行い、SiO2４を形成する。
【００１２】次に、ポリシリコン５を形成し、不純物と
してヒ素やリンを拡散して上部電極を形成する。図２
に、定電圧ＴＤＤＢ特性を示す。この図２は横軸に時間
を取り、縦軸に累積不良率を取って示したものであり、
特性ＡはＲＴＮ＝１気圧，８００℃，３０秒、特性Ｂは
ＲＴＮ＝１気圧，１１００℃，３０秒、特性Ｃはこの発
明による場合であり、ＲＴＮ＝７気圧，８００℃，３０
秒の場合をそれぞれ示している。この図２からも明らか
なように、この発明によれば、低温でも、ＴＤＤＢ特性
は大きく改善されていることがわかる。
してヒ素やリンを拡散して上部電極を形成する。図２
に、定電圧ＴＤＤＢ特性を示す。この図２は横軸に時間
を取り、縦軸に累積不良率を取って示したものであり、
特性ＡはＲＴＮ＝１気圧，８００℃，３０秒、特性Ｂは
ＲＴＮ＝１気圧，１１００℃，３０秒、特性Ｃはこの発
明による場合であり、ＲＴＮ＝７気圧，８００℃，３０
秒の場合をそれぞれ示している。この図２からも明らか
なように、この発明によれば、低温でも、ＴＤＤＢ特性
は大きく改善されていることがわかる。
【００１３】
【発明の効果】以上のように、この発明によれば、半導
体基体上に高圧、低温で、NH3 中ＲＴＮを行うようにし
たので、スリップなどの発生もなく、リーク電流を防止
することができるとともに、ＴＤＤＢ特性の向上が期待
出来る。
体基体上に高圧、低温で、NH3 中ＲＴＮを行うようにし
たので、スリップなどの発生もなく、リーク電流を防止
することができるとともに、ＴＤＤＢ特性の向上が期待
出来る。
【図１】この発明の半導体装置の製造方法一実施例を説
明するためのＤＲＡＭにおけるキャパシタ部分を抜き出
して示す断面図である。
明するためのＤＲＡＭにおけるキャパシタ部分を抜き出
して示す断面図である。
【図２】同上実施例を説明するための定電圧ＴＤＤＢ特
性図である。
性図である。
１ ポリシリコン ２ 下部電極 ３ Si3N4 ４ SiO2 ５ ポリシリコン
Claims (2)
- 【請求項１】 半導体基体に下部電極を形成する工程
と、 高圧、低温のアンモニア中でラピッド・サーマル・ニト
リイデエション（Rapid Thermal Nitridation ）を行っ
てＲＴＮ膜を形成する工程と、 上記ＲＴＮ膜上に窒化シリコン膜を形成する工程と、 上記窒化シリコン膜上に熱酸化によりシリコン酸化膜を
形成する工程と、 上記シリコン酸化膜上に上部電極を形成する工程と、 とよりなる半導体装置の製造方法。 - 【請求項２】 上記高圧は５ないし１０気圧であり、か
つ上記低温は７５０℃ないし９００℃であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354315A JPH05175423A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354315A JPH05175423A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175423A true JPH05175423A (ja) | 1993-07-13 |
Family
ID=18436724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3354315A Pending JPH05175423A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304699B1 (ko) * | 1999-01-05 | 2001-09-26 | 윤종용 | 탄탈륨 산화막을 갖춘 커패시터 제조방법 |
-
1991
- 1991-12-20 JP JP3354315A patent/JPH05175423A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304699B1 (ko) * | 1999-01-05 | 2001-09-26 | 윤종용 | 탄탈륨 산화막을 갖춘 커패시터 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |