JPH0516725B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、信号変換回路に係り、特に入力電圧
に比例したパルス出力を得る信号変換回路に関す
る。この信号変換回路は、例えば、電磁流量計の
内部の演算回路などに用いることができる。

＜従来の技術＞ 電磁流量計に用いられる信号変換回路を例にと
り説明する。第４図は従来の電磁流量計の構成を
示すブロツク図である。

１０は被測定流体を流すための内壁が絶縁され
た導管である。導管１０の内面には電極１１ａ，
１１ｂが接液して配設されている。１２は被測定
流体に磁界を印加するための励磁コイルであり、
励磁電源１３より基準抵抗R₁を介して励磁電流I_f
が流されている。基準抵抗R₁の一端は共通電位
点COMに接続され、その他端はスイツチ１４に
接続されて基準電圧Vrが印加されている。スイ
ツチ１４は基準電圧Vrと共通電位点COMのゼロ
電圧とを切換え、抵抗R₂を介してスイツチ１５
の一端に印加する。一方、電極１１ａ，１１ｂの
両端の電圧は増幅器１６で増幅されて入力電圧e_i
とされ抵抗R₃を介してスイツチ１５の一端に印
加される。スイツチ１５は励磁電源１３からのサ
ンプル信号S₁に同期して開閉されスイツチ１５の
一端に得られる電圧をサンプルして偏差増幅器１
７に入力する。偏差増幅器１７の出力端に得られ
た電圧は、電圧制御発振器１８に入力されて周波
数出力_pを出力する。

周波数出力_pはデジタル値で設定されたパルス
の通過レートを決める設定値Ｈ（例えば、０〜
0.999）に対応してレートマルチプライヤ１９で
変換されてカウンタ２０へ出力される。カウンタ
２０ではレートマルチプライヤ１９の出力を１／
Ｎ（Ｎは整数）にステツプダウンしてデジタル単
安定回路２１に出力する。デジタル単安定回路２
１はカウンタ２０の出力パルスでトリガされ、パ
ルス発生器２２からの基準周波数_rをＭ（Ｍは内
部カウンタのカウント数）個カウントした定パル
ス幅をもつデユテイサイクルd_rに変換する。

このデジタル単安定回路２１の具体的な構成は
例えば第５図に示すようになつている。端子２３
にはカウンタ２０の出力パルスが印加され、これ
はラツチ回路２４の入力端CLに印加される。そ
のデータ端子Ｄには正の電圧が印加され出力端Ｑ
からその出力がアンドゲート２５の入力の一端に
印加されている。アンドゲート２５の入力の他端
には基準周波数_rが印加され、その出力はカウン
タ２６の入力端CLに印加されている。カウンタ
２６の出力端Q_nの出力でラツチ回路２４および
カウンタ２６の内容をクリア端子CRを介してク
リアする。この構成により、ラツチ回路２４の入
力端CLに印加されたカウンタ２０の出力パルス
のエツジによりトリガされ出力端Ｑを正に保持し
基準周波数_rをアンドゲート２５を介してカウン
タ２６に入力させる。所定個(M)の基準周波数のパ
ルスを計数の後、カウンタ２６の出力端Q_nを正
に反転しラツチ回路２４と自己のカウント内容を
クリアする。従つて、ラツチ回路２４の出力端Ｑ
には基準周波数_rとカウンタ２６のカウントダウ
ン数Ｍで決定される定パルス幅t_wを持つデユテイ
信号P_dが得られる。

このデユテイ信号P_dのデユテイサイクルd_rは、 d_r＝Ｍ／_r／Ｎ／（H_p） (1) で与えられる。

デユテイ信号P_dでスイツチ１４を制御して偏
差増幅器１７の出力変化が停止する平衡条件は、 e_i／R₁＝V_rd_r／R₂ (2) であり、(1)，(2)式から _p＝１／Ｈ e_i／V_r・Ｋ (3) となる。但し、Ｋ＝_rNR₂／（MR₁）である。

従つて、周波数出力_pは設定された設定値Ｈに
反比例し、入力電圧e_iに比例した値となる。この
様にして得られた周波数出力_pをアナログ信号に
変換するには重み回路などを付加することにより
実行される。

＜発明が解決しようとする問題点＞ しかしながら、この様な従来の信号変換回路は
、周波数出力_pが基準周波数_rの変動により誤
差を生じ、更に、デジタル単安定回路２１にお
いて正確には基準周波数_rとカウンタ２０の出力
との待合せ同期化処理が必要な上に、ダイナミ
ツクレンジが広くかつ安定で安価なものが得難い
電圧制御発振器を必要とする欠点がある。

＜問題点を解決するための手段＞ この発明は、以上の問題点を解決するために、
入力電圧と帰還電圧との偏差を増幅する偏差増幅
手段と、基準パルス信号を発生するパルス発生手
段と、偏差増幅手段の出力により基準パルス信号
が通過するパルスレートを制御するレート変換手
段と、このパルスレートを設定値に基づいて変更
し第１帰還パルス信号を出力するレートマルチプ
ライヤと、基準パルス信号と帰還パルス信号が入
力されこれ等の差あるいは基準パルス信号のいず
れかを選択信号により選定する演算手段と、この
演算手段の出力パルスを計数し所定の計数をした
のちその出力レベルを変えると共にこれを選択信
号とする計数手段と、この計数手段の出力レベル
の変化に基づいて基準電圧をスイツチングして帰
還電圧を変更するスイツチ手段とを具備し、入力
電圧に対応するパルスレートを出力するように構
成したものである。

＜実施例＞ 以下、本発明の実施例について図面に基づき説
明する。第１図は本発明の一実施例を示すブロツ
ク図である。尚、第４図に示すものと同一の機能
を有する部分には同一の符号を付し、適宜にその
説明を省略する。

２７は基準パルス信号_r0，_r1を発生させるパ
ルス発生器、２８は偏差増幅器１７の出力により
基準パルス信号_r0の通過するレートを変換する
レート変換回路、２９はレートマルチプライヤ１
９からの帰還パルス信号_p1を基準パルス信号_r1
から減算する減算回路、３０は減算回路２９の出
力である帰還パルス信号_p2とレートマルチプラ
イヤ１９からの帰還パルス信号_p1のいずれかを
切換えるスイツチ回路、３１はスイツチ回路３０
の出力を計数し所定の計数値ごとにその出力レベ
ルを変更するカウンタである。

これ等のうち、パルス発生器２７の内部構成は
次のようになつている。先ず、発振器３２の出力
端の周波数信号_ppはインバータ３３に印加され
その出力端の電圧がフイルタ３４を介してＴ−
FFとして機能するＤ−FF３５の入力端CLに印
加されている。出力端Ｑに基準パルス信号_r0を
得ると共にアンドゲート３６の入力の一端にこの
基準パルス信号_r0を印加する。アンドゲート３
６の入力の他端には発振器３２の出力である周波
数信号_ppが印加されてその出力端に基準パルス
信号_r1を得るように構成されている。

レート変換回路２８の内部構成は、例えば特願
昭60−23127号に開示されているが、その要点を
説明すれば、次のようである。比較器３７の入力
の一端には偏差増幅器１７の出力電圧が印加さ
れ、入力の他端にはフイルタ３８の出力電圧が印
加されている。これ等の電圧の大きさを比較器３
７で比較しその結果をラツチ回路３９のデータ端
子Ｄに印加する。ラツチ回路３９の出力端Ｑの正
負によりアンドゲート４０を開閉して基準パルス
信号_r0の通過を制御すると共にフイルタ３８に
帰還する。平衡状態では、偏差増幅器１７の出力
電圧に比例した通過レートＲをもつ出力周波数
R_r0が出力端I_pに得られる。

また、スイツチ回路３０の内部構成は次のよう
になつている。アンドゲート４１の入力には帰還
パルス信号_p2とカウンタ３１の出力レベルが印
加される、アンドゲート４２の入力には帰還パル
ス信号_p1とカウンタ３１の出力をインバータ４
３で反転した出力レベルが印加されている。オア
ゲート４４の入力にはアンドゲート４１，４２の
各出力レベルが印加され、オアゲート４４の出力
がカウンタ３１の入力端CLに印加され、一定数
を計数の後その出力レベルを変更する。つまり、
カウンタ３１の出力レベルでアンドゲート４１，
４２のいずれかを切換え基準パルス信号_p2，_p1
のいずれかをカウンタ３１へ出力する。

次に、以上の如く構成された第１図に示す実施
例の動作を第２図に示す波形図を用いて説明す
る。

発振器３２で発生した周波数信号_pp（第２図
イ）はインバータ３３を介してフイルタ３４に印
加されその出力端に第２図ロに示す波形の出力が
得られる。この出力はＴ−FFとして機能するＤ
−FF３５の出力端Ｑに第２図ハに示す基準パル
ス信号_r0を生ずる。アンドゲート３６はこの基
準パルス信号_r0と周波数信号_ppとの論理和を演
算し第２図ニに示す基準パルス信号_r1を出力す
る。この基準パルス信号_r0と_r1とは同じパルス
レートであるが、基準パルス信号_r1のパルス幅
を基準パルス信号_r0のパルス幅より狭くしてあ
る。これは減算回路２９での減算に際し、この減
算を容易にするためである。

レート変換回路２８は偏差増幅器１７の出力電
圧に対応した通過レートＲで基準パルス信号_r0
の通過を制御し、その出力に第２図ホで示す出力
周波数R_r0を出す。第２図ではＲ＝0.5として示
してある。出力周波数R_r0はレートマルチプライ
ヤ１９に入力され、あらかじめ設定した設定値Ｈ
のレートで帰還パルス信号_p1として第２図ヘに
示す如く出力される。第２図では簡単なためＨ＝
１として示してある。なお、レートマルチプライ
ヤ１９の出力波形が入力波形に対して反転されて
いるのは、市販のレートマルチプライヤが入力の
ハイレベルのパルスに続く入力のローレベル時に
出力のハイレベルを出力するようなロジツクのた
め反転パルスとして示されているのである。

減算回路２９では、軌還パルス信号_p1（第２図
ヘ）と基準パルス信号_r1（第２図ニ）との減算を
実行して第２図トに示す帰還パルス信号_p2をス
イツチ回路３０へ出力する。

カウンタ３１の出力（第２図チ）がローレベル
の期間では、アンドゲート４２を帰還パルス信号
_p1が通過しカウンタ３１で第２図リに示すパル
スが計数される。カウンタ３１での計数値をＮと
すれば、その出力がローレベルを維持している期
間はＮ／（HR_r0）である。

カウンタ３１の出力（第２図チ）がハイレベル
の期間では、アンドゲート４１を帰還パルス信号
_p2が通過しカウンタ３１で第２図リに示すパル
スが計数される。減算回路２９では帰還パルス信
号_p1（＝HR_r0）と基準パルス信号_r1との減算が
なされて帰還パルス信号_p2が出力されるが、簡
単なため_r0＝_r1とすると、帰還パルス信号_p2は
（１−HR）_r0となる。従つて、カウンタ３１が
ハイレベルを維持している期間はＮ／（１−
HR）_r0となる。

以上の点を考慮するとカウンタ３１の出力のデ
ユテイサイクルd_r0は、 d_r0＝Ｎ／（１−HR）_r0／Ｎ／HR_r0＋Ｎ／（１−H
R）_r0(4) で与えられる。これを整理すると次の(5)式を得
る。

d_r0＝HR (5) 次に、第１図で示す実施例において回路が平衡
する条件は、 e_i／R₁＝V_rd_r0／R₂ (6) であるので、(5)，(6)式から Ｒ＝１／Ｈ・e_i／V_r・R₂／R₁ (7) となる。

すなわち、通過レートＲは入力電圧e_iに比例
し、基準パルス信号_r0の周波数や波高値の影響
を受けない。これは、レート変換回路２８におい
て比較器３７が偏差増幅器１７の出力電圧と比較
される他方の値が出力周波数R_r0とその波高値で
決定される平均電圧値で与えられるからである。

従つて、出力周波数R_r0の波高値を規制すれば
単に平滑するだけでアナログ信号として使用で
き、基準パルス信号_r0の周波数を固定すれば、
入力電圧e_iに比例したパルス列信号として使用で
きる。

第３図は第１図における減算回路２９およびス
イツチ回路３０をまとめて簡単にした構成を示す
変形実施例である。

カウンタ３１の出力端Q_oの出力レベルと帰還
パルス信号_p1とが排他的論理和演算を行なうゲ
ート４５の入力端に印加され、その出力端のレベ
ルと基準パルス信号_r1がアンドゲート４６の入
力端に印加され、その出力パルスをカウンタ３１
で計数する構成としたものである。この様な構成
としても第１図における減算回路２９、スイツチ
回路３０と同一の動作をする。

＜発明の効果＞ 以上、実施例と共に具体的に説明したように本
発明によれば、基準パルス信号の周波数の変動に
依存しない入力電圧に比例した通過レートを得る
ことができたのでアナログ変換が容易であり、従
来のごときデジタル単安定回路を用いないので安
定であり待合せ同期化処理などが不要となり、更
に電圧制御発振器に変えて簡単なレート変換回路
を使用できるので安定な出力が得られるようにな
つた。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図に示す各部の波形を示す波形図、
第３図は第１図に示す減算回路とスイツチ回路を
まとめた変形実施例を示すブロツク図、第４図は
従来の電磁流量計の構成を示すブロツク図、第５
図は第４図におけるデジタル単安定回路の詳細を
示すブロツク図である。 １３…励磁電源、１４，１５…スイツチ、１７
…偏差増幅器、１８…電圧制御発振器、１９…レ
ートマルチプライヤ、２１…デジタル単安定回
路、２２…パルス発生器、２８…レート変換回
路、２９…減算回路、３０…スイツチ回路。

Claims (1)

【特許請求の範囲】
1. １ 入力電圧と帰還電圧との偏差を増幅する偏差
   増幅手段と、基準パルス信号を発生するパルス発
   生手段と、前記偏差増幅手段の出力により前記基
   準パルス信号が通過するパルスレートを制御する
   レート変換手段と、このパルスレートを設定値に
   基づいて変更し帰還パルス信号を出力するレート
   マルチプライヤと、前記基準パルス信号と前記帰
   還パルス信号が入力されこれ等の差あるいは前記
   基準パルス信号のいずれかを選択信号により選定
   する演算手段と、この演算手段の出力パルスを計
   数し所定の計数をしたのちその出力レベルを変え
   ると共にこれを前記選択信号とする計数手段と、
   この計数手段の前記出力レベルの変化に基づいて
   基準電圧をスイツチングして前記帰還電圧を変更
   するスイツチ手段とを具備し、前記入力電圧に対
   応する前記パルスレートを出力する信号変換回
   路。