JPH05166961A - 半導体装置及びその実装方法 - Google Patents
半導体装置及びその実装方法Info
- Publication number
- JPH05166961A JPH05166961A JP33313691A JP33313691A JPH05166961A JP H05166961 A JPH05166961 A JP H05166961A JP 33313691 A JP33313691 A JP 33313691A JP 33313691 A JP33313691 A JP 33313691A JP H05166961 A JPH05166961 A JP H05166961A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- affinity
- semiconductor device
- mounting
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83194—Lateral distribution of the layer connectors
Abstract
(57)【要約】
【目的】 半導体素子を基板上にマウント用ペースト材
料等を使用してマウントする実装方式を用いた半導体装
置において、半導体素子と基板との間で良好な接着状態
を得て、高品質及び高信頼性の半導体装置を実現する。 【構成】 半導体装置は、半導体素子２と、ガラスエポ
キシプリント基板３と、マウント用プレート６とを備え
ている。プレート６の上には、親和性材料の塗布によ
り、親和性材料層８が部分的に形成されている。ここ
に、かかる親和性材料としては、半導体素子２を接着す
るために用いる、例えばエポキシ系銀ペースト材料から
なる導電性接着剤９と良好な親和性を有するもの、例え
ばエポキシ系基板用ソルダーレジストを用いる。プレー
ト６上の親和性材料層８以外の部分には、金又は銀のメ
ッキ層７０が形成されている。半導体素子２は、これら
親和性材料層８及びメッキ層７０の上に、このような導
電性接着剤９により接着されている。
料等を使用してマウントする実装方式を用いた半導体装
置において、半導体素子と基板との間で良好な接着状態
を得て、高品質及び高信頼性の半導体装置を実現する。 【構成】 半導体装置は、半導体素子２と、ガラスエポ
キシプリント基板３と、マウント用プレート６とを備え
ている。プレート６の上には、親和性材料の塗布によ
り、親和性材料層８が部分的に形成されている。ここ
に、かかる親和性材料としては、半導体素子２を接着す
るために用いる、例えばエポキシ系銀ペースト材料から
なる導電性接着剤９と良好な親和性を有するもの、例え
ばエポキシ系基板用ソルダーレジストを用いる。プレー
ト６上の親和性材料層８以外の部分には、金又は銀のメ
ッキ層７０が形成されている。半導体素子２は、これら
親和性材料層８及びメッキ層７０の上に、このような導
電性接着剤９により接着されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の実装方式
に関し、特に半導体素子を基板上にマウント用ペースト
材料等を使用してマウントする実装方式及びかかる実装
方式を用いて構成した半導体装置に関するものである。
に関し、特に半導体素子を基板上にマウント用ペースト
材料等を使用してマウントする実装方式及びかかる実装
方式を用いて構成した半導体装置に関するものである。
【０００２】
【従来の技術】従来、基板上に半導体素子をマウントす
る場合、（１）半導体素子を基板素材上に直接マウント
するか、或いは（２）基板素材上にマウント用プレート
を設け、その上に半導体素子をマウントするかのいずれ
かの方法が用いられる。
る場合、（１）半導体素子を基板素材上に直接マウント
するか、或いは（２）基板素材上にマウント用プレート
を設け、その上に半導体素子をマウントするかのいずれ
かの方法が用いられる。
【０００３】図４に上記（２）の方法で構成した半導体
装置の一例を示す。
装置の一例を示す。
【０００４】図４において、３はガラスエポキシプリン
ト基板であり、その上に半導体素子２が実装されてい
る。１は封止用樹脂、５は半導体素子２と基板３上の配
線電極４とを接続する金属細線である。ここで、このよ
うな半導体装置のＡ部の拡大断面図を図５に示す。
ト基板であり、その上に半導体素子２が実装されてい
る。１は封止用樹脂、５は半導体素子２と基板３上の配
線電極４とを接続する金属細線である。ここで、このよ
うな半導体装置のＡ部の拡大断面図を図５に示す。
【０００５】図５において、基板３の上に金又は銀のメ
ッキ層７を有するマウント用プレート６が設けられ、そ
の上に、例えばエポキシ系銀ペースト材料からなるマウ
ント用の導電性接着剤９により、半導体素子２が接着さ
れている。
ッキ層７を有するマウント用プレート６が設けられ、そ
の上に、例えばエポキシ系銀ペースト材料からなるマウ
ント用の導電性接着剤９により、半導体素子２が接着さ
れている。
【０００６】従って、かかる従来例によれば、半導体素
子２を、メッキ層７との電気的接続状態を保ちつつ基板
３上に接着することができる。
子２を、メッキ層７との電気的接続状態を保ちつつ基板
３上に接着することができる。
【０００７】
【発明が解決しようとする課題】この種の半導体装置に
おいては、その信頼性を高めるという一般的な要請があ
る。
おいては、その信頼性を高めるという一般的な要請があ
る。
【０００８】しかしながら、上述した従来の半導体装置
では、接着剤９は、導電性を有することが条件として課
されているため、その種類は実際には限定されており、
接着剤９とメッキ層７との接着性及び親和性は必ずしも
良好とはいえない。このため、接着剤９の濡れ性の不良
から半導体素子２とメッキ層７との間に空隙が生じ易
く、また熱ストレスや曲げ応力が加わった場合、かかる
空隙部分に応力が集中して半導体素子２が剥離し易いと
いう問題があった。
では、接着剤９は、導電性を有することが条件として課
されているため、その種類は実際には限定されており、
接着剤９とメッキ層７との接着性及び親和性は必ずしも
良好とはいえない。このため、接着剤９の濡れ性の不良
から半導体素子２とメッキ層７との間に空隙が生じ易
く、また熱ストレスや曲げ応力が加わった場合、かかる
空隙部分に応力が集中して半導体素子２が剥離し易いと
いう問題があった。
【０００９】特に基板３がＩＣメモリカード用プリント
基板のような薄い有機基板である場合には、かかる半導
体装置は、曲げ応力に弱く、半導体素子２の剥離が生じ
易く、その品質及び信頼性の低下が実際上の大きな問題
となっている。
基板のような薄い有機基板である場合には、かかる半導
体装置は、曲げ応力に弱く、半導体素子２の剥離が生じ
易く、その品質及び信頼性の低下が実際上の大きな問題
となっている。
【００１０】本発明は上述した従来の問題点に鑑み成さ
れたものであり、半導体素子と基板との間で良好な接着
状態を保つことができる高品質及び高信頼性の半導体装
置を提供することを第１の課題とする。
れたものであり、半導体素子と基板との間で良好な接着
状態を保つことができる高品質及び高信頼性の半導体装
置を提供することを第１の課題とする。
【００１１】また、本発明は、半導体素子と基板とを良
好に接着することができる半導体装置の実装方法を提供
することを第２の課題とする。
好に接着することができる半導体装置の実装方法を提供
することを第２の課題とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は上
述した第１の課題を達成するために、半導体素子と、半
導体素子を取り付けるためのマウント面部分を有する基
板と、マウント面部分の一領域に設けられており所定種
類の導電性接着剤と親和性を有する材料から構成された
親和性材料層と、前記一領域とは異なるマウント面部分
の他の領域に設けられた導電層とを備えており、導電層
及び親和性材料層の上に前記導電性接着剤を用いて前記
半導体素子を接着したことを特徴とする。
述した第１の課題を達成するために、半導体素子と、半
導体素子を取り付けるためのマウント面部分を有する基
板と、マウント面部分の一領域に設けられており所定種
類の導電性接着剤と親和性を有する材料から構成された
親和性材料層と、前記一領域とは異なるマウント面部分
の他の領域に設けられた導電層とを備えており、導電層
及び親和性材料層の上に前記導電性接着剤を用いて前記
半導体素子を接着したことを特徴とする。
【００１３】また、本発明の半導体装置の実装方法は上
述した第２の課題を達成するために、基板の半導体素子
を取り付けるためのマウント面部分の一領域に所定種類
の導電性接着剤と親和性を有する材料から親和性材料層
を形成し、該一領域とは異なるマウント面部分の他の領
域に導電層を形成し、導電層及び親和性材料層の上に前
記導電性接着剤を用いて半導体素子を接着することを特
徴とする。
述した第２の課題を達成するために、基板の半導体素子
を取り付けるためのマウント面部分の一領域に所定種類
の導電性接着剤と親和性を有する材料から親和性材料層
を形成し、該一領域とは異なるマウント面部分の他の領
域に導電層を形成し、導電層及び親和性材料層の上に前
記導電性接着剤を用いて半導体素子を接着することを特
徴とする。
【００１４】
【作用】本発明の半導体装置によれば、半導体素子を取
り付けるための基板のマウント面部分には、先ずその一
領域に所定種類の導電性接着剤と親和性を有する材料か
ら構成された親和性材料層が設けられており、更にかか
る一領域とは異なる他の領域に導電層が設けられてい
る。ここで、導電層及び親和性材料層の上に前記導電性
接着剤を用いて半導体素子を接着したので、半導体素子
及び基板間の電気的接続については、導電性接着剤と導
電層との接着により得ることができ、同時に半導体素子
及び基板間の接着を、導電性接着剤及び親和性材料層の
親和性により向上させることができる。
り付けるための基板のマウント面部分には、先ずその一
領域に所定種類の導電性接着剤と親和性を有する材料か
ら構成された親和性材料層が設けられており、更にかか
る一領域とは異なる他の領域に導電層が設けられてい
る。ここで、導電層及び親和性材料層の上に前記導電性
接着剤を用いて半導体素子を接着したので、半導体素子
及び基板間の電気的接続については、導電性接着剤と導
電層との接着により得ることができ、同時に半導体素子
及び基板間の接着を、導電性接着剤及び親和性材料層の
親和性により向上させることができる。
【００１５】この結果、半導体素子と基板との間に空隙
が生じ難くなり、熱ストレスや曲げ応力にも強くなり、
半導体装置の品質及び信頼性が向上する。
が生じ難くなり、熱ストレスや曲げ応力にも強くなり、
半導体装置の品質及び信頼性が向上する。
【００１６】また、本発明の半導体装置の実装方法によ
れば、マウント面部分の一領域に所定種類の導電性接着
剤と親和性を有する材料から親和性材料層を形成し、該
一領域とは異なるマウント面部分の他の領域に導電層を
形成し、導電層及び親和性材料層の上に前記導電性接着
剤を用いて半導体素子を接着するようにしたので、半導
体素子と基板とを良好に接着することができ、当該実装
方法により上述した本発明の半導体装置を得ることがで
きる。
れば、マウント面部分の一領域に所定種類の導電性接着
剤と親和性を有する材料から親和性材料層を形成し、該
一領域とは異なるマウント面部分の他の領域に導電層を
形成し、導電層及び親和性材料層の上に前記導電性接着
剤を用いて半導体素子を接着するようにしたので、半導
体素子と基板とを良好に接着することができ、当該実装
方法により上述した本発明の半導体装置を得ることがで
きる。
【００１７】次に示す本発明の実施例から、本発明のこ
のような作用がより明らかにされ、更に本発明の他の作
用が明らかにされよう。
のような作用がより明らかにされ、更に本発明の他の作
用が明らかにされよう。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明の一実施例である半導体装置を
示す。尚、図１は、前述した図４のＡ部に相当する部分
を拡大して示したものである。
説明する。図１に本発明の一実施例である半導体装置を
示す。尚、図１は、前述した図４のＡ部に相当する部分
を拡大して示したものである。
【００１９】図１において、半導体装置は、半導体素子
２と、基板の一例を構成するガラスエポキシプリント基
板３と、マウント面部分の一例を構成するマウント用プ
レート６とを備えている。プレート６の上には、親和性
材料の塗布により、親和性材料層８が部分的に形成され
ている。ここに、かかる親和性材料としては、半導体素
子２を接着するために用いる、例えばエポキシ系銀ペー
スト材料からなる導電性接着剤９と良好な親和性を有す
るもの、例えばエポキシ系基板用ソルダーレジストを用
いる。プレート６上の親和性材料層８以外の部分には、
金又は銀のメッキ層７０が形成されている。半導体素子
２は、これら親和性材料層８及びメッキ層７０の上に、
このような導電性接着剤９により接着されている。
２と、基板の一例を構成するガラスエポキシプリント基
板３と、マウント面部分の一例を構成するマウント用プ
レート６とを備えている。プレート６の上には、親和性
材料の塗布により、親和性材料層８が部分的に形成され
ている。ここに、かかる親和性材料としては、半導体素
子２を接着するために用いる、例えばエポキシ系銀ペー
スト材料からなる導電性接着剤９と良好な親和性を有す
るもの、例えばエポキシ系基板用ソルダーレジストを用
いる。プレート６上の親和性材料層８以外の部分には、
金又は銀のメッキ層７０が形成されている。半導体素子
２は、これら親和性材料層８及びメッキ層７０の上に、
このような導電性接着剤９により接着されている。
【００２０】かかる半導体装置は、以下の如くに製造す
ることができる。即ち、先ず導電性接着剤９と親和性を
有する材料から、親和性材料層８をプレート６の所定の
領域にのみ塗布技術、フォトレジスト技術等により形成
すると共に、この所定の領域以外の領域を開口部等とし
て残しておく。次に、この開口部等にメッキ層７０をメ
ッキ技術等を用いて形成する。続いて、メッキ層７０及
び親和性材料層８の上に導電性接着剤９を用いて半導体
素子２を接着すれば、当該半導体装置が得られる。
ることができる。即ち、先ず導電性接着剤９と親和性を
有する材料から、親和性材料層８をプレート６の所定の
領域にのみ塗布技術、フォトレジスト技術等により形成
すると共に、この所定の領域以外の領域を開口部等とし
て残しておく。次に、この開口部等にメッキ層７０をメ
ッキ技術等を用いて形成する。続いて、メッキ層７０及
び親和性材料層８の上に導電性接着剤９を用いて半導体
素子２を接着すれば、当該半導体装置が得られる。
【００２１】このように構成された本実施例によれば、
導電性接着剤９及びメッキ層７０を介して半導体素子２
と基板３のプレート６との電気的接続状態は確保されて
おり、一方、相互に親和性を有する導電性接着剤９及び
親和性材料層８を介して半導体素子２と基板３のプレー
ト６との良好な接着状態が確保されている。
導電性接着剤９及びメッキ層７０を介して半導体素子２
と基板３のプレート６との電気的接続状態は確保されて
おり、一方、相互に親和性を有する導電性接着剤９及び
親和性材料層８を介して半導体素子２と基板３のプレー
ト６との良好な接着状態が確保されている。
【００２２】図２及び図３に他の実施例を示す。
【００２３】本実施例では、半導体装置は例えば１６メ
ガバイトのＲＯＭとして構成されており、図２は、その
平面図を、図３は図２のＢＢ断面図を夫々示す。尚、こ
れらの図では、半導体素子は省略されている。
ガバイトのＲＯＭとして構成されており、図２は、その
平面図を、図３は図２のＢＢ断面図を夫々示す。尚、こ
れらの図では、半導体素子は省略されている。
【００２４】図３において、６０は、基板３０上に形成
された半導体素子マウント用の銅プレートであり、その
上に、ソルダーレジストによる親和性材料層８０が図２
に示すような領域に形成され、またそれ以外の部分に金
メッキ層７１が形成されている。半導体素子（図示せ
ず）はこれらの層の上にマウント用ペーストにより接着
される。従って、本実施例によれば、マウント用ペース
ト及びメッキ層７１を介して半導体素子と基板３０のプ
レート６０との電気的接続状態は確保されており、一
方、相互に親和性を有するマウント用ペースト及び親和
性材料層８０を介して半導体素子と基板３０のプレート
６０との良好な接着状態が得られている。
された半導体素子マウント用の銅プレートであり、その
上に、ソルダーレジストによる親和性材料層８０が図２
に示すような領域に形成され、またそれ以外の部分に金
メッキ層７１が形成されている。半導体素子（図示せ
ず）はこれらの層の上にマウント用ペーストにより接着
される。従って、本実施例によれば、マウント用ペース
ト及びメッキ層７１を介して半導体素子と基板３０のプ
レート６０との電気的接続状態は確保されており、一
方、相互に親和性を有するマウント用ペースト及び親和
性材料層８０を介して半導体素子と基板３０のプレート
６０との良好な接着状態が得られている。
【００２５】
【発明の効果】以上詳細に説明したように本発明の半導
体装置によれば、マウント面部分の一領域に設けられて
おり所定種類の導電性接着剤と親和性を有する材料から
構成された親和性材料層と、前記一領域とは異なるマウ
ント面部分の他の領域に設けられた導電層とを備えてお
り、導電層及び親和性材料層の上に前記導電性接着剤を
用いて半導体素子を接着したので、半導体素子及び基板
間の電気的接続については、導電性接着剤と導電層との
接着により得ることができ、同時に半導体素子及び基板
間の接着を、導電性接着剤及び親和性材料層の親和性に
より向上させることができる。
体装置によれば、マウント面部分の一領域に設けられて
おり所定種類の導電性接着剤と親和性を有する材料から
構成された親和性材料層と、前記一領域とは異なるマウ
ント面部分の他の領域に設けられた導電層とを備えてお
り、導電層及び親和性材料層の上に前記導電性接着剤を
用いて半導体素子を接着したので、半導体素子及び基板
間の電気的接続については、導電性接着剤と導電層との
接着により得ることができ、同時に半導体素子及び基板
間の接着を、導電性接着剤及び親和性材料層の親和性に
より向上させることができる。
【００２６】この結果、半導体素子と基板との間に空隙
が生じ難くなり、熱ストレスや曲げ応力にも強くなり、
半導体装置の品質及び信頼性が格段に向上する。特に半
導体装置がＩＣメモリカード用プリント基板のように薄
い有機基板に直接マウントされ、かかる基板に曲げ応力
が加わった場合でも、基板と半導体素子との剥離が生じ
難くなるので、本発明の半導体装置はこのような場合に
極めて有利である。更に、半導体素子及び基板の密着性
が高いことから、良好な放熱特性が得られる。
が生じ難くなり、熱ストレスや曲げ応力にも強くなり、
半導体装置の品質及び信頼性が格段に向上する。特に半
導体装置がＩＣメモリカード用プリント基板のように薄
い有機基板に直接マウントされ、かかる基板に曲げ応力
が加わった場合でも、基板と半導体素子との剥離が生じ
難くなるので、本発明の半導体装置はこのような場合に
極めて有利である。更に、半導体素子及び基板の密着性
が高いことから、良好な放熱特性が得られる。
【００２７】また、本発明の半導体装置の実装方法によ
れば、マウント面部分の一領域に所定種類の導電性接着
剤と親和性を有する材料から親和性材料層を形成し、該
一領域とは異なるマウント面部分の他の領域に導電層を
形成し、導電層及び親和性材料層の上に前記導電性接着
剤を用いて半導体素子を接着するようにしたので、半導
体素子と基板とを良好に接着することができ、当該実装
方法により上述した本発明の半導体装置を得ることがで
きる。
れば、マウント面部分の一領域に所定種類の導電性接着
剤と親和性を有する材料から親和性材料層を形成し、該
一領域とは異なるマウント面部分の他の領域に導電層を
形成し、導電層及び親和性材料層の上に前記導電性接着
剤を用いて半導体素子を接着するようにしたので、半導
体素子と基板とを良好に接着することができ、当該実装
方法により上述した本発明の半導体装置を得ることがで
きる。
【図１】本発明の一実施例である半導体装置を示す部分
断面図である。
断面図である。
【図２】本発明の他の実施例である半導体装置を示す部
分断面図である。
分断面図である。
【図３】図２の半導体装置のＢＢ断面図である。
【図４】半導体装置の概略構成を示す図式的断面図であ
る。
る。
【図５】従来の半導体装置の部分断面図である。
１ 封止用樹脂 ２ 半導体素子 ３ 基板 ４ 配線電極 ５ 金属細線 ６、６０ マウント用プレ−ト ８、８０ 新和性材料層 ９ 導電性接着剤 ７０、７１ メッキ層
Claims (2)
- 【請求項１】 半導体素子と、該半導体素子を取り付け
るためのマウント面部分を有する基板と、該マウント面
部分の一領域に設けられており所定種類の導電性接着剤
と親和性を有する材料から構成された親和性材料層と、
前記一領域とは異なる前記マウント面部分の他の領域に
設けられた導電層とを備えており、該導電層及び前記親
和性材料層の上に前記導電性接着剤を用いて前記半導体
素子を接着したことを特徴とする半導体装置。 - 【請求項２】 基板の半導体素子を取り付けるためのマ
ウント面部分の一領域に所定種類の導電性接着剤と親和
性を有する材料から親和性材料層を形成し、該一領域と
は異なる前記マウント面部分の他の領域に導電層を形成
し、該導電層及び前記親和性材料層の上に前記導電性接
着剤を用いて前記半導体素子を接着することを特徴とす
る半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33313691A JPH05166961A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33313691A JPH05166961A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置及びその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166961A true JPH05166961A (ja) | 1993-07-02 |
Family
ID=18262699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33313691A Pending JPH05166961A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959362A (en) * | 1996-06-13 | 1999-09-28 | Nec Corporation | Device mounting a semiconductor element on a wiring substrate including an adhesive material having first and second adhesive components with different cure characteristics |
| US6002180A (en) * | 1996-07-30 | 1999-12-14 | Micron Technology, Inc. | Multi chip module with conductive adhesive layer |
-
1991
- 1991-12-17 JP JP33313691A patent/JPH05166961A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959362A (en) * | 1996-06-13 | 1999-09-28 | Nec Corporation | Device mounting a semiconductor element on a wiring substrate including an adhesive material having first and second adhesive components with different cure characteristics |
| US6063649A (en) * | 1996-06-13 | 2000-05-16 | Nec Corporation | Device mounting a semiconductor element on a wiring substrate and manufacturing method thereof |
| US6002180A (en) * | 1996-07-30 | 1999-12-14 | Micron Technology, Inc. | Multi chip module with conductive adhesive layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5081562A (en) | Circuit board with high heat dissipations characteristic | |
| JP2002016181A (ja) | 半導体装置、その製造方法、及び電着フレーム | |
| JP3869849B2 (ja) | 半導体装置の製造方法 | |
| JPH1050734A (ja) | チップ型半導体 | |
| US5477080A (en) | Tape carrier and tape carrier device using the same | |
| US6101098A (en) | Structure and method for mounting an electric part | |
| JPH05166961A (ja) | 半導体装置及びその実装方法 | |
| JPH11102938A (ja) | Ｔａｂ用テープキャリア及びその製造方法 | |
| JPS62216250A (ja) | プリント基板型ｐｇａパツケ−ジの製造方法 | |
| JPH1074859A (ja) | Ｑｆｎ半導体パッケージ | |
| JPH1092964A (ja) | 半導体装置 | |
| JPH10340925A (ja) | 半導体装置およびその製造方法 | |
| JPS5990938A (ja) | 半導体装置用プリント回路基板 | |
| JP2676107B2 (ja) | 電子部品搭載用基板 | |
| JPH05129515A (ja) | 半導体装置 | |
| JP2797995B2 (ja) | 半導体装置 | |
| JPH02153543A (ja) | フレキシブルプリント基板 | |
| JPH05218280A (ja) | リードフレームおよびその製造方法 | |
| JPH0521634A (ja) | 半導体装置 | |
| JPH06283625A (ja) | マルチチップ半導体装置 | |
| JPH08298356A (ja) | プリント配線板 | |
| JPS63296346A (ja) | 半導体装置用フィルムキャリア | |
| JPH0997954A (ja) | フレキシブルプリント配線板 | |
| JPH10107171A (ja) | 半導体装置の製造方法 | |
| JPH08241913A (ja) | 半導体パッケージ材料および半導体パッケージ |