JPH05166611A - チップ状抵抗素子及びチップアッテネータ - Google Patents
チップ状抵抗素子及びチップアッテネータInfo
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- JPH05166611A JPH05166611A JP3336805A JP33680591A JPH05166611A JP H05166611 A JPH05166611 A JP H05166611A JP 3336805 A JP3336805 A JP 3336805A JP 33680591 A JP33680591 A JP 33680591A JP H05166611 A JPH05166611 A JP H05166611A
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Abstract
(57)【要約】
【目的】 本発明は、チップ状抵抗素子及びチップアッ
テネータに関し、トリミング用の抵抗を除き、他の抵抗
を、多層基板に内蔵して、小型化を図り、かつ特性の良
好な低コストの素子を実現することを目的とする。 【構成】 複数の抵抗を、抵抗パターンとして多層基板
に設定したチップ抵抗素子、あるいはチップアッテネー
タであって、トリミング用の抵抗パターン11−1を多
層基板の表面(第1層10−1上)に設定し、他の抵抗
パターン11−2、11−3を内部の層10−2、10
−4に設定して、多層基板に内蔵させた。
テネータに関し、トリミング用の抵抗を除き、他の抵抗
を、多層基板に内蔵して、小型化を図り、かつ特性の良
好な低コストの素子を実現することを目的とする。 【構成】 複数の抵抗を、抵抗パターンとして多層基板
に設定したチップ抵抗素子、あるいはチップアッテネー
タであって、トリミング用の抵抗パターン11−1を多
層基板の表面(第1層10−1上)に設定し、他の抵抗
パターン11−2、11−3を内部の層10−2、10
−4に設定して、多層基板に内蔵させた。
Description
【0001】
【産業上の利用分野】本発明は、携帯電話、自動車電話
等の通信機器、あるいは各種の電子機器等に使用される
チップ状抵抗素子及びチップアッテネータに関する。
等の通信機器、あるいは各種の電子機器等に使用される
チップ状抵抗素子及びチップアッテネータに関する。
【0002】
【従来の技術】図3はアッテネータの回路図、図4は従
来のアッテネータの構成図である。図中、R1 R
2 R3 、r1 r2 r3 は抵抗、INは入力端子、OUT
は出力端子、1は基板、2−1〜2−3は抵抗パター
ン、3は電極パターン、4はGNDパターンを示す。
来のアッテネータの構成図である。図中、R1 R
2 R3 、r1 r2 r3 は抵抗、INは入力端子、OUT
は出力端子、1は基板、2−1〜2−3は抵抗パター
ン、3は電極パターン、4はGNDパターンを示す。
【0003】従来、アッテネータは、各種の通信機器等
に広く使用されており、その回路を図3に示す。図示の
ように、アッテネータは、3個の抵抗で構成され、T型
アッテネータとπ型アッテネータとに分けられる。
に広く使用されており、その回路を図3に示す。図示の
ように、アッテネータは、3個の抵抗で構成され、T型
アッテネータとπ型アッテネータとに分けられる。
【0004】図3のAは、T型アッテネータの回路図で
あり、抵抗R1 R2 R3 がT字型に接続された回路構成
となっている。この場合、抵抗R1 とR2 は同じ抵抗値
(R1 =R2 )の抵抗を用い、抵抗R 3 の一端をGND
電位とする。
あり、抵抗R1 R2 R3 がT字型に接続された回路構成
となっている。この場合、抵抗R1 とR2 は同じ抵抗値
(R1 =R2 )の抵抗を用い、抵抗R 3 の一端をGND
電位とする。
【0005】また、図3のBは、π型アッテネータの回
路図であり、抵抗r1 r2 r3 がπ字型に接続された回
路構成となっている。この場合、抵抗r1 とr2 は同じ
抵抗値(r1 =r2 )の抵抗を用い、抵抗r 1 、r2 の
一端をGND電位とする。
路図であり、抵抗r1 r2 r3 がπ字型に接続された回
路構成となっている。この場合、抵抗r1 とr2 は同じ
抵抗値(r1 =r2 )の抵抗を用い、抵抗r 1 、r2 の
一端をGND電位とする。
【0006】前記の回路構成を有するアッテネータの内
T型アッテネータの構成を図4に示す。この例では、基
板1上に、複数の電極パターン3を設け、これらの電極
パターン3間に、抵抗パターン2−1、2−2、2−3
を形成し、図3のAに示した回路構成のT型アッテネー
タとしたものである。
T型アッテネータの構成を図4に示す。この例では、基
板1上に、複数の電極パターン3を設け、これらの電極
パターン3間に、抵抗パターン2−1、2−2、2−3
を形成し、図3のAに示した回路構成のT型アッテネー
タとしたものである。
【0007】図4の構成で、抵抗パターン2−1は抵抗
R1 で、抵抗パターン2−2は抵抗R2 で、抵抗パター
ン2−3は抵抗R3 となる。また、抵抗パターン2−3
(R 3 )の一端はGNDパターン4に接続する。
R1 で、抵抗パターン2−2は抵抗R2 で、抵抗パター
ン2−3は抵抗R3 となる。また、抵抗パターン2−3
(R 3 )の一端はGNDパターン4に接続する。
【0008】このようにして、基板の同一面上に、厚膜
パターンによって抵抗パターン2−1〜2−3(R1 〜
R3 )を形成し、これらの抵抗パターンを、電極パター
ン3によって接続することにより、T型のアッテネータ
とする。
パターンによって抵抗パターン2−1〜2−3(R1 〜
R3 )を形成し、これらの抵抗パターンを、電極パター
ン3によって接続することにより、T型のアッテネータ
とする。
【0009】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) アッテネータを構成する3つの抵抗R1 〜R3 は、
基板の同一面上にパターニングされている。従って、ア
ッテネータが大型となる。
のにおいては、次のような課題があった。 (1) アッテネータを構成する3つの抵抗R1 〜R3 は、
基板の同一面上にパターニングされている。従って、ア
ッテネータが大型となる。
【0010】(2) 例えば携帯電話等の小型無線機等で
は、3素子(R1 〜R3 )も使うアッテネータは、スペ
ースファイタが大きい。このため、無線機等の小型化の
妨げともなっていた。
は、3素子(R1 〜R3 )も使うアッテネータは、スペ
ースファイタが大きい。このため、無線機等の小型化の
妨げともなっていた。
【0011】本発明は、このような従来の課題を解決
し、トリミング用の抵抗を除き、他の抵抗を、多層基板
に内蔵して、素子の小型化を図り、かつ、特性の良好な
低コストの素子を実現することを目的とする。
し、トリミング用の抵抗を除き、他の抵抗を、多層基板
に内蔵して、素子の小型化を図り、かつ、特性の良好な
低コストの素子を実現することを目的とする。
【0012】
【課題を解決するための手段】本発明は上記の課題を解
決するため、次のように構成した。 (1) 複数の抵抗r1 〜r3 、又はR1 〜R3 を、抵抗パ
ターン11−1〜11−3、又は21−1〜21−3と
して多層基板に設定したチップ状抵抗素子であって、前
記抵抗パターンの内、トリミング用の抵抗パターン11
−1又は21−1を、多層基板の表面に設定すると共
に、当該表面抵抗パターンに対して、等しい抵抗値で対
称に配置され、T型又はπ型に接続される複数の抵抗パ
ターンを、内部の層に設定し、多層基板に内蔵させた。
決するため、次のように構成した。 (1) 複数の抵抗r1 〜r3 、又はR1 〜R3 を、抵抗パ
ターン11−1〜11−3、又は21−1〜21−3と
して多層基板に設定したチップ状抵抗素子であって、前
記抵抗パターンの内、トリミング用の抵抗パターン11
−1又は21−1を、多層基板の表面に設定すると共
に、当該表面抵抗パターンに対して、等しい抵抗値で対
称に配置され、T型又はπ型に接続される複数の抵抗パ
ターンを、内部の層に設定し、多層基板に内蔵させた。
【0013】(2) アッテネータを構成する複数の抵抗
を、抵抗パターンとして、多層基板に設定したチップア
ッテネータであって、前記複数の抵抗パターンの内、ト
リミンク用の抵抗パターンを、多層基板の表面に設定す
ると共に、残りの抵抗パターンを、内部の層に設定し
て、多層基板に内蔵させた。
を、抵抗パターンとして、多層基板に設定したチップア
ッテネータであって、前記複数の抵抗パターンの内、ト
リミンク用の抵抗パターンを、多層基板の表面に設定す
ると共に、残りの抵抗パターンを、内部の層に設定し
て、多層基板に内蔵させた。
【0014】
【作用】上記構成に基づく本発明の作用を説明する。チ
ップ状抵抗素子、あるいはアッテネータを構成する抵抗
は、π型、あるいはT型に接続されるが、その内、1つ
の抵抗をトリミングすれば、アッテネーションやVSW
R(電圧定在波比)の特性出しをすることができる。
ップ状抵抗素子、あるいはアッテネータを構成する抵抗
は、π型、あるいはT型に接続されるが、その内、1つ
の抵抗をトリミングすれば、アッテネーションやVSW
R(電圧定在波比)の特性出しをすることができる。
【0015】このため、トリミング用の1つの抵抗だけ
を、多層基板の表面に設定しておけばよく、他の抵抗は
多層基板に内蔵することができる。従って、SMD(表
面実装部品)化したチップ状抵抗素子あるいはチップア
ッテネータは、ほぼ1つの抵抗パターンの面積程度で済
み、小型のチップ状抵抗素子、あるいはチップアッテネ
ータが得られる。また、マザーボード等への実装も容易
となる。
を、多層基板の表面に設定しておけばよく、他の抵抗は
多層基板に内蔵することができる。従って、SMD(表
面実装部品)化したチップ状抵抗素子あるいはチップア
ッテネータは、ほぼ1つの抵抗パターンの面積程度で済
み、小型のチップ状抵抗素子、あるいはチップアッテネ
ータが得られる。また、マザーボード等への実装も容易
となる。
【0016】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 (第1実施例の説明)図1は、本発明の第1実施例にお
けるπ型アッテネータの構成図であり、図1のAはπ型
アッテネータの分解斜視図、図1のBはπ型アッテネー
タ(SMD:表面実装部品)の斜視図である。
する。 (第1実施例の説明)図1は、本発明の第1実施例にお
けるπ型アッテネータの構成図であり、図1のAはπ型
アッテネータの分解斜視図、図1のBはπ型アッテネー
タ(SMD:表面実装部品)の斜視図である。
【0017】図中、10−1〜10−4は、多層基板の
第1層〜第4層、11−1〜11−3は抵抗パターン、
12はGNDパターン、13−1〜13−6は電極パタ
ーン(導体パターン)、14はブラインドスルーホー
ル、15は延長部分、16は入力端子電極(IN)、1
7は出力端子電極(OUT)、18はGND端子電極
(GND)を示す。
第1層〜第4層、11−1〜11−3は抵抗パターン、
12はGNDパターン、13−1〜13−6は電極パタ
ーン(導体パターン)、14はブラインドスルーホー
ル、15は延長部分、16は入力端子電極(IN)、1
7は出力端子電極(OUT)、18はGND端子電極
(GND)を示す。
【0018】第1実施例は、図3のBに示した回路構成
のπ型アッテネータの例である。このπ型アッテネータ
では、抵抗r1 とr2 (r1 =r2 )を多層基板に内蔵
し、抵抗r3 を表面層に形成してトリミング用とした。
のπ型アッテネータの例である。このπ型アッテネータ
では、抵抗r1 とr2 (r1 =r2 )を多層基板に内蔵
し、抵抗r3 を表面層に形成してトリミング用とした。
【0019】多層基板は、第1層10−1〜第4層10
−4の4層構成とし、その第1層(表面層)10−1上
には、2つの電極パターン(導体パターン)13−1、
13−2を設け、その間に、抵抗r3 (トリミング用の
抵抗)を構成する抵抗パターン11−1を設けて、該電
極パターンと接続している。
−4の4層構成とし、その第1層(表面層)10−1上
には、2つの電極パターン(導体パターン)13−1、
13−2を設け、その間に、抵抗r3 (トリミング用の
抵抗)を構成する抵抗パターン11−1を設けて、該電
極パターンと接続している。
【0020】この場合、電極パターン13−1、13−
2は、抵抗パターン11−1と、側面に設けた出力端子
電極(OUT)17及び、入力端子電極(IN)16と
の間を接続するように設ける。
2は、抵抗パターン11−1と、側面に設けた出力端子
電極(OUT)17及び、入力端子電極(IN)16と
の間を接続するように設ける。
【0021】第2層10−2上には、2つの電極パター
ン13−3、13−4を設け、その間に、抵抗r2 を構
成する抵抗パターン11−2を設けて電極パターンと接
続する。この層では、一方の電極パターン13−3のみ
を、側面の出力端子電極(OUT)17へ接続する。
ン13−3、13−4を設け、その間に、抵抗r2 を構
成する抵抗パターン11−2を設けて電極パターンと接
続する。この層では、一方の電極パターン13−3のみ
を、側面の出力端子電極(OUT)17へ接続する。
【0022】第3層10−3上には、導体によりGND
パターン(ベタパターン)12が設けてある。この層で
は、GNDパターン12の2ケ所で、側面のGND端子
電極(GND)18へ接続するように、延長部分15が
設けてある。
パターン(ベタパターン)12が設けてある。この層で
は、GNDパターン12の2ケ所で、側面のGND端子
電極(GND)18へ接続するように、延長部分15が
設けてある。
【0023】第4層10−4上には、2つの電極パター
ン13−5、13−6を設け、その間に、抵抗r1 を構
成する抵抗パターン11−3を設けて電極パターンと接
続する。この層では、一方の電極パターン13−6のみ
を側面の入力端子電極(IN)16に接続する。
ン13−5、13−6を設け、その間に、抵抗r1 を構
成する抵抗パターン11−3を設けて電極パターンと接
続する。この層では、一方の電極パターン13−6のみ
を側面の入力端子電極(IN)16に接続する。
【0024】また、第2層10−2と第3層10−3に
は、ブラインドスルーホール(内部が導体で満たされた
スルーホール)14が設けてあり、これらのブラインド
スルーホール14により、電極パターン13−4とGN
Dパターン12間、及び電極パターン13−5とGND
パターン12間を接続して同電位とする(図示点線の部
分を接続)。
は、ブラインドスルーホール(内部が導体で満たされた
スルーホール)14が設けてあり、これらのブラインド
スルーホール14により、電極パターン13−4とGN
Dパターン12間、及び電極パターン13−5とGND
パターン12間を接続して同電位とする(図示点線の部
分を接続)。
【0025】前記の第1層10−1〜第4層10−4の
各層から成る積層体の側面には、図1のBに示したよう
に、入力端子電極(IN)16、出力端子電極(OU
T)17、GND端子電極(GND)18を設け、前記
のようにして、内部のパターンと所定の部分を接続す
る。
各層から成る積層体の側面には、図1のBに示したよう
に、入力端子電極(IN)16、出力端子電極(OU
T)17、GND端子電極(GND)18を設け、前記
のようにして、内部のパターンと所定の部分を接続す
る。
【0026】前記のように、π型アッテネータでは、第
3層10−3上にGNDパターン12が設けてあり、し
かも、第2層10−2上の抵抗パターン11−2と、第
4層10−4上の抵抗パターン11−3とが、GNDパ
ターン12の両側に対称的に設けてある。
3層10−3上にGNDパターン12が設けてあり、し
かも、第2層10−2上の抵抗パターン11−2と、第
4層10−4上の抵抗パターン11−3とが、GNDパ
ターン12の両側に対称的に設けてある。
【0027】このため、入力端子電極(IN)16と、
出力端子電極(OUT)17間の浮遊容量が極めて少な
くなり、この面でも良好な特性が得られる。次に、前記
π型アッテネータの製造工程について説明する。図1に
示した構造のπ型アッテネータは、次の各工程により製
造される。
出力端子電極(OUT)17間の浮遊容量が極めて少な
くなり、この面でも良好な特性が得られる。次に、前記
π型アッテネータの製造工程について説明する。図1に
示した構造のπ型アッテネータは、次の各工程により製
造される。
【0028】(工程1):最初に、π型アッテネータを
製造するのに必要なシート(この場合、第1層10−1
〜第4層1−4の各シート)を用意する。 (工程2):第2層1−2、第3層1−3の各シート
に、スルーホール用のパンチングを行う(ブラインドス
ルーホール14を作るため)。
製造するのに必要なシート(この場合、第1層10−1
〜第4層1−4の各シート)を用意する。 (工程2):第2層1−2、第3層1−3の各シート
に、スルーホール用のパンチングを行う(ブラインドス
ルーホール14を作るため)。
【0029】(工程3):各シートに、導体ペーストの
印刷等により、電極パターン13−1〜13−6を形成
する。 (工程4):第2層10−2、第4層10−4に、抵抗
ペーストの印刷等により、抵抗パターン11−2、11
−3を形成する。
印刷等により、電極パターン13−1〜13−6を形成
する。 (工程4):第2層10−2、第4層10−4に、抵抗
ペーストの印刷等により、抵抗パターン11−2、11
−3を形成する。
【0030】(工程5):各層10−1〜10−4を積
層して、熱プレスする。 (工程6):脱バインダー、及び焼成を行う。 (工程7):第1層10−1上に抵抗パターン11−1
を形成し、焼き付ける。
層して、熱プレスする。 (工程6):脱バインダー、及び焼成を行う。 (工程7):第1層10−1上に抵抗パターン11−1
を形成し、焼き付ける。
【0031】(工程8):外部接続用の端子電極(I
N、OUT、GND)を、積層体の側面に形成する。 (工程9):焼き付けを行う。
N、OUT、GND)を、積層体の側面に形成する。 (工程9):焼き付けを行う。
【0032】(工程10):第1層(表面層)10−1
上の抵抗パターン11−1を保護するため、オーバーコ
ートガラスを塗布する。 (工程11):各電極についてプローブを圧着して、第
1層10−1上の抵抗パターン11−1をトリミング
し、アッテネーション、VSWR(電圧定在波比)の追
い込みを行う。
上の抵抗パターン11−1を保護するため、オーバーコ
ートガラスを塗布する。 (工程11):各電極についてプローブを圧着して、第
1層10−1上の抵抗パターン11−1をトリミング
し、アッテネーション、VSWR(電圧定在波比)の追
い込みを行う。
【0033】(工程12):前記のトリミングにより、
所望の特性が得られたら、SMD化したチップアッテネ
ータが完成する。 なお、次のような工程の変更も可能である。
所望の特性が得られたら、SMD化したチップアッテネ
ータが完成する。 なお、次のような工程の変更も可能である。
【0034】(工程変更例1):前記工程3において電
極パターンを形成する際、第1層10−1上の電極パタ
ーン13−1、13−2を形成せずに、工程7におい
て、第1層10−1上の電極パターン13−1、13−
2を形成し、焼き付けを行ってもよい。
極パターンを形成する際、第1層10−1上の電極パタ
ーン13−1、13−2を形成せずに、工程7におい
て、第1層10−1上の電極パターン13−1、13−
2を形成し、焼き付けを行ってもよい。
【0035】(工程変更例2):工程7において、側面
の端子電極の形成を同時に行ってもよい。 (工程変更例3):トリミングによる特性出し工程の後
に、外側に樹脂等を塗布する場合には、工程10を省い
てもよい。
の端子電極の形成を同時に行ってもよい。 (工程変更例3):トリミングによる特性出し工程の後
に、外側に樹脂等を塗布する場合には、工程10を省い
てもよい。
【0036】前記のようにしてπ型アッテネータを製造
するが、抵抗の配置については、r 1 、r2 を必ず内蔵
側の抵抗とする。抵抗r1 とr2 は等しい(r1 =
r2 )ので、内蔵同時焼成用として、1種類の抵抗ペー
ストを用意すればよい。なぜならば、同時焼成用ペース
トと、後焼成用抵抗ペーストは、それぞれ、その形成工
程に合わせて作られているため、全く別物となるからで
ある。
するが、抵抗の配置については、r 1 、r2 を必ず内蔵
側の抵抗とする。抵抗r1 とr2 は等しい(r1 =
r2 )ので、内蔵同時焼成用として、1種類の抵抗ペー
ストを用意すればよい。なぜならば、同時焼成用ペース
トと、後焼成用抵抗ペーストは、それぞれ、その形成工
程に合わせて作られているため、全く別物となるからで
ある。
【0037】(第2実施例の説明)図2は、第2実施例
におけるT型アッテネータの構成図であり、図2のAは
T型アッテネータの分解斜視図、図2のBはT型アッテ
ネータ(SMD)の斜視図である。
におけるT型アッテネータの構成図であり、図2のAは
T型アッテネータの分解斜視図、図2のBはT型アッテ
ネータ(SMD)の斜視図である。
【0038】図中、20−1〜20−5は多層基板の第
1層〜第5層、21−1〜21−3は抵抗パターン、2
2−1〜22−6は電極パターン、23は延長部分、2
4はブラインドスルーホール、25、26は配線パター
ン(導体パターン)、27は入力端子電極(IN)、2
8は出力端子電極(OUT)、29はGND端子電極
(GND)を示す。
1層〜第5層、21−1〜21−3は抵抗パターン、2
2−1〜22−6は電極パターン、23は延長部分、2
4はブラインドスルーホール、25、26は配線パター
ン(導体パターン)、27は入力端子電極(IN)、2
8は出力端子電極(OUT)、29はGND端子電極
(GND)を示す。
【0039】第2実施例は、図3のAに示した回路構成
のT型アッテネータの例である。このT型アッテネータ
では、抵抗R1 とR2 (R1 =R2 )を多層基板に内蔵
し、抵抗R3 を表面層に形成してトリミング用とした。
のT型アッテネータの例である。このT型アッテネータ
では、抵抗R1 とR2 (R1 =R2 )を多層基板に内蔵
し、抵抗R3 を表面層に形成してトリミング用とした。
【0040】多層基板は、第1層20−1〜第5層20
−5の5層構成とし、その第1層(表面層)20−1上
には、2つの電極パターン(導体パターン)22−1、
22−2を設け、その間に、抵抗R3 (トリミング用の
抵抗)を構成する抵抗パターン21−1を設けて、前記
電極パターンと接続する。
−5の5層構成とし、その第1層(表面層)20−1上
には、2つの電極パターン(導体パターン)22−1、
22−2を設け、その間に、抵抗R3 (トリミング用の
抵抗)を構成する抵抗パターン21−1を設けて、前記
電極パターンと接続する。
【0041】また、第1層20−1上の電極パターン2
2−2には、延長部分23を設けて、側面のGND端子
電極に接続する。第2層20−2上には、2つの電極パ
ターン22−3と22−4を設け、これらの間に、抵抗
R2 を構成する抵抗パターン21−2を設けて電極パタ
ーンと接続する。この層では、電極パターン22−3
を、出力端子電極(OUT)28に接続する。
2−2には、延長部分23を設けて、側面のGND端子
電極に接続する。第2層20−2上には、2つの電極パ
ターン22−3と22−4を設け、これらの間に、抵抗
R2 を構成する抵抗パターン21−2を設けて電極パタ
ーンと接続する。この層では、電極パターン22−3
を、出力端子電極(OUT)28に接続する。
【0042】第3層20−3上には、配線パターン(導
体パターン)25を設ける。第4層20−4上には、2
つの電極パターン22−5と22−6を設け、これらの
間に、抵抗R1 を構成する抵抗パターン21−3を設け
て、電極パターンと接続する。また電極パターン22−
6は、入力端子電極(IN)27に接続する。
体パターン)25を設ける。第4層20−4上には、2
つの電極パターン22−5と22−6を設け、これらの
間に、抵抗R1 を構成する抵抗パターン21−3を設け
て、電極パターンと接続する。また電極パターン22−
6は、入力端子電極(IN)27に接続する。
【0043】第5層20−5上には、配線パターン(導
体パターン)26を設け、両側面のGND端子電極(G
ND)29間を接続する(短絡)。また、第1層20−
1、第2層20−2、第3層20−3には、それぞれブ
ラインドスルーホール24が設けてあり、これらのブラ
インドスルーホール24により電極パターン22−1と
22−4間、電極パターン22−4と配線パターン25
の間、配線パターン25と電極パターン22−5の間
(図の点線部分)を接続し、図3のAの回路構成となっ
ている。
体パターン)26を設け、両側面のGND端子電極(G
ND)29間を接続する(短絡)。また、第1層20−
1、第2層20−2、第3層20−3には、それぞれブ
ラインドスルーホール24が設けてあり、これらのブラ
インドスルーホール24により電極パターン22−1と
22−4間、電極パターン22−4と配線パターン25
の間、配線パターン25と電極パターン22−5の間
(図の点線部分)を接続し、図3のAの回路構成となっ
ている。
【0044】前記の第1層20−1〜第5層20−5の
各層から成る積層体の側面には、図2のBに示したよう
に、入力端子電極(IN)27、出力端子電極(OU
T)28、GND端子電極(GND)29が設けてあ
り、それぞれ所定の部分で内部のパターンと接続してあ
る。
各層から成る積層体の側面には、図2のBに示したよう
に、入力端子電極(IN)27、出力端子電極(OU
T)28、GND端子電極(GND)29が設けてあ
り、それぞれ所定の部分で内部のパターンと接続してあ
る。
【0045】前記のT型アッテネータにおいても、表面
層である第1層20−1上に設けた抵抗パターン21−
1(抵抗R3 )をトリミングして、アッテネーションや
VSWRの追い込みを実施し、所望の特性を有するチッ
プアッテネータとする。
層である第1層20−1上に設けた抵抗パターン21−
1(抵抗R3 )をトリミングして、アッテネーションや
VSWRの追い込みを実施し、所望の特性を有するチッ
プアッテネータとする。
【0046】また、この場合、第5層20−5上に設け
た配線パターン26によって、2つのGND端子電極2
9間を接続しておけば、マザーボードへの実装時に便利
である。
た配線パターン26によって、2つのGND端子電極2
9間を接続しておけば、マザーボードへの実装時に便利
である。
【0047】なお、T型アッテネータの製造方法は、π
型アッテネータと実質的に同じなので、説明を省略す
る。 (他の実施例)以上実施例について説明したが、本発明
は次のようにしても実施可能である。
型アッテネータと実質的に同じなので、説明を省略す
る。 (他の実施例)以上実施例について説明したが、本発明
は次のようにしても実施可能である。
【0048】(1) チップアッテネータだけでなく、チッ
プ状抵抗素子としても実施可能である。 (2) 図2に示した第5層上の配線パターン26は、設け
なくても実施可能である。ただし、この場合は、側面の
GND端子電極29は1個となる。
プ状抵抗素子としても実施可能である。 (2) 図2に示した第5層上の配線パターン26は、設け
なくても実施可能である。ただし、この場合は、側面の
GND端子電極29は1個となる。
【0049】(3) 抵抗r1 とr2 、及びR1 とR2 は等
しい抵抗値(r1 =r2 、R1 =R 2 )なので、図1の
入力端子電極(IN)と出力端子電極(OUT)は入れ
かえても実施可能である。
しい抵抗値(r1 =r2 、R1 =R 2 )なので、図1の
入力端子電極(IN)と出力端子電極(OUT)は入れ
かえても実施可能である。
【0050】(4) 抵抗r1 とr2 及びR1 とR2 をそれ
ぞれ別の層に形成しているが、同じ層に2つ同時に形成
してもよい。この場合形状は大きめになるが、同時に近
くにr1 とr2 及びR1 とR2 が形成されるため、r1
=r2 及びR1 =R2 に形成しやすい。
ぞれ別の層に形成しているが、同じ層に2つ同時に形成
してもよい。この場合形状は大きめになるが、同時に近
くにr1 とr2 及びR1 とR2 が形成されるため、r1
=r2 及びR1 =R2 に形成しやすい。
【0051】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) トリミング用の抵抗のみを表面層に設け、他の抵抗
は、多層基板に内蔵したので、チップ状抵抗素子、ある
いはチップアッテネータの小型化ができる。
のような効果がある。 (1) トリミング用の抵抗のみを表面層に設け、他の抵抗
は、多層基板に内蔵したので、チップ状抵抗素子、ある
いはチップアッテネータの小型化ができる。
【0052】(2) 表面層に設けた抵抗のみをトリミング
すれば、所望の特性が容易に得られるので、小型化して
も良好な特性が維持できる。 (3) チップ状抵抗素子、あるいはチップアッテネータを
SMD(表面実装部品)化できるので、マザーボード上
へのマウントが容易となり、マウントコストが低減でき
る。
すれば、所望の特性が容易に得られるので、小型化して
も良好な特性が維持できる。 (3) チップ状抵抗素子、あるいはチップアッテネータを
SMD(表面実装部品)化できるので、マザーボード上
へのマウントが容易となり、マウントコストが低減でき
る。
【0053】(4) π型アッテネータでは、2つの内蔵し
た抵抗パターンの間にGNDパターンが設けてあるた
め、入力端子電極(IN)と出力端子電極間の浮遊容量
が低減できる。従って、特性の良好なチップアッテネー
タ(SMD)となる。
た抵抗パターンの間にGNDパターンが設けてあるた
め、入力端子電極(IN)と出力端子電極間の浮遊容量
が低減できる。従って、特性の良好なチップアッテネー
タ(SMD)となる。
【図1】本発明の第1実施例におけるπ型アッテネータ
の構成図である。
の構成図である。
【図2】第2実施例におけるT型アッテネータの構成図
である。
である。
【図3】アッテネータの回路図である。
【図4】従来のT型アッテネータの構成図である。
10−1〜10−4、20−1〜20−5 多層基板の
各層 11−1〜11−3、21−1〜21−3 抵抗パター
ン 12 GNDパターン 13−1〜13−6、22−1〜22−6 電極パター
ン 14、24 ブラインドスルーホール 15、23 延長部分 25、26 配線パターン
各層 11−1〜11−3、21−1〜21−3 抵抗パター
ン 12 GNDパターン 13−1〜13−6、22−1〜22−6 電極パター
ン 14、24 ブラインドスルーホール 15、23 延長部分 25、26 配線パターン
Claims (2)
- 【請求項1】 複数の抵抗(r1 〜r3 、又はR1 〜R
3 )を、抵抗パターン(11−1〜11−3、又は21
−1〜21−3)として多層基板に設定したチップ状抵
抗素子であって、 前記抵抗パターンの内、トリミング用の抵抗パターン
(11−1又は21−1)を、多層基板の表面に設定す
ると共に、 当該表面抵抗パターンに対して、等しい抵抗値で対称に
配置され、T型又はπ型に接続される複数の抵抗パター
ンを、内部の層に設定し、 多層基板に内蔵させたことを特徴とするチップ状抵抗素
子。 - 【請求項2】 アッテネータを構成する複数の抵抗(r
1 〜r3 又はR1 〜R3 )を、抵抗パターン(11−1
〜11−3、又は21−1〜21−3)として多層基板
に設定したチップアッテネータであって、 前記複数の抵抗パターンの内、トリミング用の抵抗パタ
ーン(11−1又は21−1)を、多層基板の表面に設
定すると共に、 残りの抵抗パターン(11−2、11−3、21−2、
21−3)を、内部の層(10−2、10−4、20−
2、20−4)に設定して、多層基板に内蔵させたこと
を特徴とするチップアッテネータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3336805A JPH05166611A (ja) | 1991-12-19 | 1991-12-19 | チップ状抵抗素子及びチップアッテネータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3336805A JPH05166611A (ja) | 1991-12-19 | 1991-12-19 | チップ状抵抗素子及びチップアッテネータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05166611A true JPH05166611A (ja) | 1993-07-02 |
Family
ID=18302852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3336805A Withdrawn JPH05166611A (ja) | 1991-12-19 | 1991-12-19 | チップ状抵抗素子及びチップアッテネータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05166611A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5929746A (en) * | 1995-10-13 | 1999-07-27 | International Resistive Company, Inc. | Surface mounted thin film voltage divider |
JP2000182811A (ja) * | 1998-12-21 | 2000-06-30 | Alps Electric Co Ltd | 抵抗減衰器 |
JP2001015309A (ja) * | 1999-06-28 | 2001-01-19 | Kooa T & T Kk | 複合電子部品 |
JP2001358426A (ja) * | 2000-06-16 | 2001-12-26 | Hokuriku Electric Ind Co Ltd | 発振回路を備えた電子回路装置 |
-
1991
- 1991-12-19 JP JP3336805A patent/JPH05166611A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5929746A (en) * | 1995-10-13 | 1999-07-27 | International Resistive Company, Inc. | Surface mounted thin film voltage divider |
JP2000182811A (ja) * | 1998-12-21 | 2000-06-30 | Alps Electric Co Ltd | 抵抗減衰器 |
JP2001015309A (ja) * | 1999-06-28 | 2001-01-19 | Kooa T & T Kk | 複合電子部品 |
JP2001358426A (ja) * | 2000-06-16 | 2001-12-26 | Hokuriku Electric Ind Co Ltd | 発振回路を備えた電子回路装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |