JPH05191116A - 積層電子部品 - Google Patents
積層電子部品Info
- Publication number
- JPH05191116A JPH05191116A JP2062592A JP2062592A JPH05191116A JP H05191116 A JPH05191116 A JP H05191116A JP 2062592 A JP2062592 A JP 2062592A JP 2062592 A JP2062592 A JP 2062592A JP H05191116 A JPH05191116 A JP H05191116A
- Authority
- JP
- Japan
- Prior art keywords
- line
- block
- transmission line
- pattern
- ceramic green
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 パワーデバイダもしくはコンバイナの配線効
率を向上させ、形状の小型化と実動実装化を可能とし、
アイソレーションを向上させる。 【構成】 一表面にラインパターン１１を設けたセラミ
ックグリーンシート２１と一表面にグランドパターン１
４を設けたセラミックグリーンシート２４の組合せから
なる伝送線路ブロックＡと、同様の構成の伝送線路ブロ
ックＢと、伝送線路ブロックＣを上下に積み重ね、最上
部に表層ブロックＤを重ねた状態で側面電極３１，３
２，３３，３４，３１ａ，３２ａ，３３ａ，３４ａを設
け、これを焼成してチップ状の積層体を形成し、表層ブ
ロックＤの表面に抵抗Ｒを設ける。側面電極によって表
面実装部品となり、各伝送線路ブロックＡ，Ｂ，Ｃのラ
インパターン１１，１２，１３は幅太のラインを必要と
しない。また、ラインパターン間のＣ結合，Ｍ結合が発
生しない。
率を向上させ、形状の小型化と実動実装化を可能とし、
アイソレーションを向上させる。 【構成】 一表面にラインパターン１１を設けたセラミ
ックグリーンシート２１と一表面にグランドパターン１
４を設けたセラミックグリーンシート２４の組合せから
なる伝送線路ブロックＡと、同様の構成の伝送線路ブロ
ックＢと、伝送線路ブロックＣを上下に積み重ね、最上
部に表層ブロックＤを重ねた状態で側面電極３１，３
２，３３，３４，３１ａ，３２ａ，３３ａ，３４ａを設
け、これを焼成してチップ状の積層体を形成し、表層ブ
ロックＤの表面に抵抗Ｒを設ける。側面電極によって表
面実装部品となり、各伝送線路ブロックＡ，Ｂ，Ｃのラ
インパターン１１，１２，１３は幅太のラインを必要と
しない。また、ラインパターン間のＣ結合，Ｍ結合が発
生しない。
Description
【０００１】
【産業上の利用分野】この発明は、積層電子部品、更に
詳しくは、二本以上の伝送線路と抵抗の組合せからなる
パワーデバイダ（電力分配器）もしくは、コンバイナ
（結合器）に関する。
詳しくは、二本以上の伝送線路と抵抗の組合せからなる
パワーデバイダ（電力分配器）もしくは、コンバイナ
（結合器）に関する。
【０００２】
【従来の技術】図３の（ａ）と（ｂ）はパワーデバイダ
の基本的な構成を示しており、（ａ）に示すタイプは、
伝送線路１の特性インピーダンスがＺ0 となり、分岐す
る２本の伝送線路２，３は特性インピーダンスが各々数
１で示すとおりで、そのライン長さは分配もしくは合成
する信号波長の１／４長さとなっている。
の基本的な構成を示しており、（ａ）に示すタイプは、
伝送線路１の特性インピーダンスがＺ0 となり、分岐す
る２本の伝送線路２，３は特性インピーダンスが各々数
１で示すとおりで、そのライン長さは分配もしくは合成
する信号波長の１／４長さとなっている。
【０００３】
【数１】
【０００４】（ｂ）に示したタイプは、伝送線路１の特
性インピーダンスが数２で示すとおりとなり、分岐する
２本の伝送線路２，３は各々特性インピーダンスが数３
で示すとおりとなり、そのライン長さは分配もしくは合
成する信号波長の１／４長さとなっている。
性インピーダンスが数２で示すとおりとなり、分岐する
２本の伝送線路２，３は各々特性インピーダンスが数３
で示すとおりとなり、そのライン長さは分配もしくは合
成する信号波長の１／４長さとなっている。
【０００５】
【数２】
【０００６】
【数３】
【０００７】何れのタイプにおいても、伝送線路２と３
間には２Ｚ0 の抵抗Ｒが接続され、その特性はアウト２
ａ，３ａには理論上３ｄβずつ分配され出力されると共
に、アウト２ａ，３ａ間では理論上−２０ｄβ以下のア
イソレーションがとれる。
間には２Ｚ0 の抵抗Ｒが接続され、その特性はアウト２
ａ，３ａには理論上３ｄβずつ分配され出力されると共
に、アウト２ａ，３ａ間では理論上−２０ｄβ以下のア
イソレーションがとれる。
【０００８】従来、上記のような基本回路を用いたパワ
ーデバイダは、図４に示すように、一枚の誘電体基板４
を用い、この誘電体基板４の一平面上に、伝送線路１，
２，３をマイクロストリップラインによって形成すると
共に、伝送線路２ａ，３ａ間に抵抗Ｒを形成し、イン１
ａとアウト２ａ，３ａ及びグランド部５の取出しをピン
端子６，７，８，９で取り出した構造になっていた。
ーデバイダは、図４に示すように、一枚の誘電体基板４
を用い、この誘電体基板４の一平面上に、伝送線路１，
２，３をマイクロストリップラインによって形成すると
共に、伝送線路２ａ，３ａ間に抵抗Ｒを形成し、イン１
ａとアウト２ａ，３ａ及びグランド部５の取出しをピン
端子６，７，８，９で取り出した構造になっていた。
【０００９】なお、伝送線路１，２，３のイン１ａとア
ウト２ａ，３ａを逆に使用することにより、コンバイナ
となる。
ウト２ａ，３ａを逆に使用することにより、コンバイナ
となる。
【００１０】
【発明が解決しようとする課題】ところで、上記のよう
な従来のパワーデバイダは、一枚の誘電体基板４上に特
性インピーダンスの異なる伝送線路１，２，３を形成す
るため、ライン幅のみでインピーダンスを設計するしか
なく、低インピーダンス伝送線路を実現するには幅太の
ラインが必要となり、配線効率が悪化すると共に、全体
の形状が大型化するという問題がある。
な従来のパワーデバイダは、一枚の誘電体基板４上に特
性インピーダンスの異なる伝送線路１，２，３を形成す
るため、ライン幅のみでインピーダンスを設計するしか
なく、低インピーダンス伝送線路を実現するには幅太の
ラインが必要となり、配線効率が悪化すると共に、全体
の形状が大型化するという問題がある。
【００１１】また、インとアウト及びグランド部の取り
出しをピン端子によって行なっているため、自動実装機
を用いた実装の実施が困難であるという問題がある。
出しをピン端子によって行なっているため、自動実装機
を用いた実装の実施が困難であるという問題がある。
【００１２】更に、各伝送線路のアウト部分が近接する
ため、アイソレーション性能が劣化するという問題もあ
る。
ため、アイソレーション性能が劣化するという問題もあ
る。
【００１３】そこで、この発明は大幅な配線効率を向上
させることができると共に、形状の小型化と自動実装化
が可能となり、しかもアイソレーション性能の向上が図
れる積層電子部品を提供することを目的とする。
させることができると共に、形状の小型化と自動実装化
が可能となり、しかもアイソレーション性能の向上が図
れる積層電子部品を提供することを目的とする。
【００１４】
【作用】各伝送線路ブロックを多層化することにより小
型化が可能となり、伝送線路に幅太のラインを必要とし
ないので大幅な配線効率の向上が望め、しかも伝送線路
間のＣ結合やＭ結合が発生せず、アイソレーション性能
が向上する。
型化が可能となり、伝送線路に幅太のラインを必要とし
ないので大幅な配線効率の向上が望め、しかも伝送線路
間のＣ結合やＭ結合が発生せず、アイソレーション性能
が向上する。
【００１５】また、全体が積層体によりチップ化し、側
面電極もしくはビアホールによって伝送線路やグランド
パターンを取り出すので、表面実装部品となり、自動実
装機を用いて回路基板に対する自動実装の実施が可能に
なる。
面電極もしくはビアホールによって伝送線路やグランド
パターンを取り出すので、表面実装部品となり、自動実
装機を用いて回路基板に対する自動実装の実施が可能に
なる。
【００１６】
【実施例】以下、この発明の実施例を添付図面の図１と
図２に基づいて説明する。
図２に基づいて説明する。
【００１７】図１に示すパワーデバイダの構成図は図３
（ａ），（ｂ）に示したパワーデバイダ基本構成の両タ
イプを実施したものであり、伝送線路ブロックＡ，Ｂ，
Ｃは図３（ａ），（ｂ）中の伝送線路１，２，３に対応
している。
（ａ），（ｂ）に示したパワーデバイダ基本構成の両タ
イプを実施したものであり、伝送線路ブロックＡ，Ｂ，
Ｃは図３（ａ），（ｂ）中の伝送線路１，２，３に対応
している。
【００１８】上記伝送線路ブロックＡ，Ｂ，Ｃは、それ
ぞれラインパターン１１，１２，１３と各グランドパタ
ーン１４で構成されたストリップラインであり、その特
性インピーダンスはラインパターン１１，１２，１３の
ライン幅及びラインパターンとグランドパターン１４間
の厚みで設計される。
ぞれラインパターン１１，１２，１３と各グランドパタ
ーン１４で構成されたストリップラインであり、その特
性インピーダンスはラインパターン１１，１２，１３の
ライン幅及びラインパターンとグランドパターン１４間
の厚みで設計される。
【００１９】また、各伝送線路ブロックＡ，Ｂ，Ｃにお
けるラインパターン１１，１２，１３のライン長さは、
分配もしくは合成する信号波長の１／４長さとする。
けるラインパターン１１，１２，１３のライン長さは、
分配もしくは合成する信号波長の１／４長さとする。
【００２０】次にパワーデバイダの具体的な製作の方法
を説明する。
を説明する。
【００２１】図１に示したように、一表面にラインパタ
ーン１１，１２，１３を印刷したセラミックグリーンシ
ート２１，２２，２３と、一表面にグランドパターン１
４を印刷したセラミックグリーンシート２４と、表層ブ
ロックＤ用のセラミックグリーンシート２５及び必要に
応じてダミー用のセラミックグリーンシートを用意する
ーン１１，１２，１３を印刷したセラミックグリーンシ
ート２１，２２，２３と、一表面にグランドパターン１
４を印刷したセラミックグリーンシート２４と、表層ブ
ロックＤ用のセラミックグリーンシート２５及び必要に
応じてダミー用のセラミックグリーンシートを用意する
【００２２】ラインパターン１１を印刷したシート２１
の上下にグランドパターン１４を印刷したシート２４，
２４を重ねた伝送線路ブロックＡと、ラインパターン１
２を印刷したシート２２とグランドパターン１４を印刷
したシート２４を重ねた伝送線路ブロックＢと、ライン
パターン１３を印刷したシート２３とグランドパターン
１４を印刷したシート２４を重ねた伝送線路ブロックＣ
を順次積み重ね、更にその上に表層ブロックＤを積層す
る。
の上下にグランドパターン１４を印刷したシート２４，
２４を重ねた伝送線路ブロックＡと、ラインパターン１
２を印刷したシート２２とグランドパターン１４を印刷
したシート２４を重ねた伝送線路ブロックＢと、ライン
パターン１３を印刷したシート２３とグランドパターン
１４を印刷したシート２４を重ねた伝送線路ブロックＣ
を順次積み重ね、更にその上に表層ブロックＤを積層す
る。
【００２３】上記した積み重ね体の周囲をブレースカッ
トした後、両側の側面に側面電極３１，３２，３３，３
４及び３１ａ，３２ａ，３３ａ，３４ａを印刷等の手段
で形成した後、これを焼成して図２に示すようなチップ
状の積層体２６を形成する。なお、各側面電極は積層体
の焼成後に形成してもよい。
トした後、両側の側面に側面電極３１，３２，３３，３
４及び３１ａ，３２ａ，３３ａ，３４ａを印刷等の手段
で形成した後、これを焼成して図２に示すようなチップ
状の積層体２６を形成する。なお、各側面電極は積層体
の焼成後に形成してもよい。
【００２４】焼成した積層体２６における表層ブロック
Ｄの表面で両側の側面電極３２，３２ａ間に抵抗Ｒを形
成してパワーデバイダ２７を構成する。
Ｄの表面で両側の側面電極３２，３２ａ間に抵抗Ｒを形
成してパワーデバイダ２７を構成する。
【００２５】上記抵抗Ｒは２Ｚ0 の印刷抵抗もしくはチ
ップ抵抗を用いて形成する。
ップ抵抗を用いて形成する。
【００２６】図２はパワーデバイダ２７の結線状態を示
し、ラインパターン１１の入力端は入力用の側面電極３
１と導通し、出力端は中間用の側面電極３１ａと導通し
ている。
し、ラインパターン１１の入力端は入力用の側面電極３
１と導通し、出力端は中間用の側面電極３１ａと導通し
ている。
【００２７】ラインパターン１２の入力端は上記側面電
極３１ａと導通し、その出力端は一方の出力用となる側
面電極３２ａと導通している。
極３１ａと導通し、その出力端は一方の出力用となる側
面電極３２ａと導通している。
【００２８】ラインパターン１３の入力端は前記中間用
の側面電極３１ａと導通し、出力端は他方の出力用とな
る側面電極３２と導通している。
の側面電極３１ａと導通し、出力端は他方の出力用とな
る側面電極３２と導通している。
【００２９】各グランドパターン１４はその両側に設け
た引き出し部分で、グランド用となる両側の側面電極３
３，３４及び３３ａ，３４ａと導通し、表層ブロックＤ
上の抵抗Ｒは両側の出力用となる側面電極３２，３２ａ
と導通し、両ラインパターン１２と１３の出力端子間に
接続された状態となる。なお、各グランドパターンの引
き出し部は図示のような４ヶ所のものに限らず、１以上
でもよい。
た引き出し部分で、グランド用となる両側の側面電極３
３，３４及び３３ａ，３４ａと導通し、表層ブロックＤ
上の抵抗Ｒは両側の出力用となる側面電極３２，３２ａ
と導通し、両ラインパターン１２と１３の出力端子間に
接続された状態となる。なお、各グランドパターンの引
き出し部は図示のような４ヶ所のものに限らず、１以上
でもよい。
【００３０】パワーデバイダ２７は図１で示したように
各伝送路ブロックを多層化したチップタイプとなり、入
出力及びグランドの取り出しが、側面電極であるため、
表面実装部品となり、実装の自動化に対応できる。
各伝送路ブロックを多層化したチップタイプとなり、入
出力及びグランドの取り出しが、側面電極であるため、
表面実装部品となり、実装の自動化に対応できる。
【００３１】なお、図示の場合、入出力及びグランドの
取り出しを側面電極によって行なったが、これに代えて
ビアホールを用いても同効であると共に、パワーデバイ
ダ２７はその入力と出力を逆に用いることによりコンバ
イナとなることは先に述べた通りである。
取り出しを側面電極によって行なったが、これに代えて
ビアホールを用いても同効であると共に、パワーデバイ
ダ２７はその入力と出力を逆に用いることによりコンバ
イナとなることは先に述べた通りである。
【００３２】
【発明の効果】以上のように、この発明によると、複数
の伝送線路ブロックを多層化してパワーデバイダやコン
バイナを形成したので、チップタイプとなって小型化が
可能となり、しかも入出力及びグランドの取り出しが側
面電極もしくはビアホールであるため、表面実装部品と
なり、自動実装が可能になる。
の伝送線路ブロックを多層化してパワーデバイダやコン
バイナを形成したので、チップタイプとなって小型化が
可能となり、しかも入出力及びグランドの取り出しが側
面電極もしくはビアホールであるため、表面実装部品と
なり、自動実装が可能になる。
【００３３】また、伝送線路ブロックの多層化構造であ
るため、ラインパターンはライン幅だけでなく厚みによ
る調整も可能となり、幅太のラインを必要とせず、大幅
な配線効率アップを図ることができる。
るため、ラインパターンはライン幅だけでなく厚みによ
る調整も可能となり、幅太のラインを必要とせず、大幅
な配線効率アップを図ることができる。
【００３４】更に各ラインパターンはストリップライン
で形成し、グランドパターンを挾んで多層化しているた
め、周囲からのノイズのとびこみをグランドパターンで
抑えることができ、ラインパターン間のＣ結合，Ｍ結合
が発生せず、しかもラインパターンのアウトまたはイン
の距離を十分に確保することができるため、アイソレー
ション性能が向上する。
で形成し、グランドパターンを挾んで多層化しているた
め、周囲からのノイズのとびこみをグランドパターンで
抑えることができ、ラインパターン間のＣ結合，Ｍ結合
が発生せず、しかもラインパターンのアウトまたはイン
の距離を十分に確保することができるため、アイソレー
ション性能が向上する。
【図１】この発明に係る積層電子部品の構成を示す分解
斜視図。
斜視図。
【図２】同上の平面図。
【図３】（ａ）と（ｂ）はパワーデバイダの基本構成を
示す異なったタイプの説明図。
示す異なったタイプの説明図。
【図４】従来のパワーデバイダを示す正面図。
１１，１２，１３ ラインパターン １４ グランドパターン ２１，２２，２３，２４，２５ セラミックグリーン
シート ２７ パワーデバイダ ３１，３２，３３，３４ 側面電極 ３１ａ，３２ａ，３３ａ，３４ａ 側面電極 Ａ，Ｂ，Ｃ 伝送線路ブロック Ｄ 表層ブロック Ｒ 抵抗
シート ２７ パワーデバイダ ３１，３２，３３，３４ 側面電極 ３１ａ，３２ａ，３３ａ，３４ａ 側面電極 Ａ，Ｂ，Ｃ 伝送線路ブロック Ｄ 表層ブロック Ｒ 抵抗
Claims (1)
- 【請求項１】 表面に所定のインピーダンスのラインパ
ターンを設けたセラミックグリーンシートと表面にグラ
ンドパターンを設けたセラミックグリーンシートの組合
せからなる伝送路ブロックを複数組積み重ね、これを焼
成して積層体を形成し、この積層体の表層に抵抗を設
け、前記各伝送路ブロックのグランドパターン相互及び
ラインパターンと抵抗を積層体に設けた側面電極もしく
はビアホールを用いて導通させたことを特徴とする積層
電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020625A JP2800864B2 (ja) | 1992-01-08 | 1992-01-08 | 積層電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020625A JP2800864B2 (ja) | 1992-01-08 | 1992-01-08 | 積層電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191116A true JPH05191116A (ja) | 1993-07-30 |
| JP2800864B2 JP2800864B2 (ja) | 1998-09-21 |
Family
ID=12032426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020625A Expired - Fee Related JP2800864B2 (ja) | 1992-01-08 | 1992-01-08 | 積層電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800864B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0903803A2 (en) * | 1997-09-17 | 1999-03-24 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner circuit, high power amplifier and balun circuit |
| KR100467200B1 (ko) * | 2002-03-28 | 2005-01-24 | (주) 케이엠씨 테크놀러지 | 이동통신용 세라믹 고주파 전력분배기 제조방법 |
| WO2008123438A1 (ja) * | 2007-03-29 | 2008-10-16 | Soshin Electric Co., Ltd. | ドハティ増幅器用合成器 |
| CN107196031A (zh) * | 2017-05-25 | 2017-09-22 | 东莞质研工业设计服务有限公司 | 一种同频合路器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150502U (ja) * | 1979-04-16 | 1980-10-30 |
-
1992
- 1992-01-08 JP JP4020625A patent/JP2800864B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150502U (ja) * | 1979-04-16 | 1980-10-30 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0903803A2 (en) * | 1997-09-17 | 1999-03-24 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner circuit, high power amplifier and balun circuit |
| EP0903803A3 (en) * | 1997-09-17 | 2001-05-30 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner circuit, high power amplifier and balun circuit |
| US6563395B2 (en) | 1997-09-17 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner circuit, high power amplifier and balun circuit |
| EP1331689A1 (en) * | 1997-09-17 | 2003-07-30 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner circuit |
| US6690249B2 (en) | 1997-09-17 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner multi-layer circuit |
| US6803837B2 (en) | 1997-09-17 | 2004-10-12 | Matsushita Electric Industrial Co., Ltd. | Power splitter/combiner circuit, high power amplifier and balun circuit |
| KR100467200B1 (ko) * | 2002-03-28 | 2005-01-24 | (주) 케이엠씨 테크놀러지 | 이동통신용 세라믹 고주파 전력분배기 제조방법 |
| WO2008123438A1 (ja) * | 2007-03-29 | 2008-10-16 | Soshin Electric Co., Ltd. | ドハティ増幅器用合成器 |
| JP2008252215A (ja) * | 2007-03-29 | 2008-10-16 | Soshin Electric Co Ltd | ドハティ増幅器用合成器 |
| CN107196031A (zh) * | 2017-05-25 | 2017-09-22 | 东莞质研工业设计服务有限公司 | 一种同频合路器 |
| CN107196031B (zh) * | 2017-05-25 | 2019-08-23 | 林驰杰 | 一种同频合路器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800864B2 (ja) | 1998-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5146191A (en) | Delay line device and a method for producing the same | |
| US20030151863A1 (en) | Power splitter having counter rotating circuit lines | |
| JPH0555084A (ja) | 積層チツプコンデンサ | |
| JP2003282356A (ja) | コンデンサアレイ | |
| US7113057B2 (en) | Noise filter | |
| JP2800864B2 (ja) | 積層電子部品 | |
| JPH08186024A (ja) | 積層インダクタ | |
| US5682674A (en) | Dielectric filter and method of manufacturing the same | |
| JP4993800B2 (ja) | 電子部品 | |
| JPH10294565A (ja) | 多層回路基板 | |
| JP3459104B2 (ja) | 分布定数型ノイズフィルタ | |
| JPH06252612A (ja) | ストリップ線路内蔵回路基板 | |
| KR100397741B1 (ko) | 공진기 | |
| JP3368817B2 (ja) | 積層型電子部品アレイ | |
| JP2982558B2 (ja) | 積層型貫通コンデンサ | |
| JPH0458601A (ja) | ストリップラインを有する回路装置 | |
| JP3381392B2 (ja) | フィルタ | |
| JPH08330459A (ja) | 積層チップ状電子部品の製造方法 | |
| JPH04321302A (ja) | マイクロストリップ回路 | |
| JP2003151830A (ja) | 積層型電子部品 | |
| JPH06333744A (ja) | 積層チップビーズアレイ | |
| JPH05166672A (ja) | 複合部品 | |
| JPH0750462A (ja) | 電子回路基板 | |
| JPH06152300A (ja) | 積層形ｅｍｉフィルタ | |
| JP2003282357A (ja) | コンデンサアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |