JPH05165733A - 非運用系メモリ更新方式 - Google Patents
非運用系メモリ更新方式Info
- Publication number
- JPH05165733A JPH05165733A JP3351377A JP35137791A JPH05165733A JP H05165733 A JPH05165733 A JP H05165733A JP 3351377 A JP3351377 A JP 3351377A JP 35137791 A JP35137791 A JP 35137791A JP H05165733 A JPH05165733 A JP H05165733A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- operation system
- active
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 非運用系メモリの更新時に用系ＣＰＵへ負担
をかけないようにする。 【構成】 非運用系のＦＩＦＩ６およびバッファ１２を
介して受信した受信した運用系からのデータにＣＰＵ２
２で誤りが検出されたとき、非運用系は運用系に対して
再送要求部１０から再送要求信号を送出する。ＦＩＦＯ
５およびバッファ１１を介してこの再送要求信号を受信
した運用系は、ＦＩＦＯ５に記憶しているデータから、
再送要求のあったデータを非運用系に対して再送する。
このデータを受信した非運用系は受信データに誤りがな
ければ非運用系のメモリ２５を更新する。
をかけないようにする。 【構成】 非運用系のＦＩＦＩ６およびバッファ１２を
介して受信した受信した運用系からのデータにＣＰＵ２
２で誤りが検出されたとき、非運用系は運用系に対して
再送要求部１０から再送要求信号を送出する。ＦＩＦＯ
５およびバッファ１１を介してこの再送要求信号を受信
した運用系は、ＦＩＦＯ５に記憶しているデータから、
再送要求のあったデータを非運用系に対して再送する。
このデータを受信した非運用系は受信データに誤りがな
ければ非運用系のメモリ２５を更新する。
Description
【０００１】
【産業上の利用分野】本発明は、二重化されたＣＰＵ搭
載パッケージを有するシステムに関し、特に非運用系パ
ッケージのメモリ更新方式に関する。
載パッケージを有するシステムに関し、特に非運用系パ
ッケージのメモリ更新方式に関する。
【０００２】
【従来の技術】一般に、２重系システムにおいては、非
運用系のメモリは運用系のメモリと同一内容にしておく
必要がある。従来、この種の非運用系メモリ更新方式
は、図２に示すように二重化されている各ＣＰＵ搭載パ
ッケージに、ＣＰＵ２１および２２のアドレスバス、デ
ータバス、制御信号をパッケージ外部に出力するバッフ
ァ２５および２６と、外部からのアドレスバス、データ
バス、制御信号とＣＰＵのアドレスバス、データバス、
制御信号とを選択し、メモリ２３および２４のアドレス
バス、データバス、制御信号として出力する選択回路２
７および２８とを備えている。
運用系のメモリは運用系のメモリと同一内容にしておく
必要がある。従来、この種の非運用系メモリ更新方式
は、図２に示すように二重化されている各ＣＰＵ搭載パ
ッケージに、ＣＰＵ２１および２２のアドレスバス、デ
ータバス、制御信号をパッケージ外部に出力するバッフ
ァ２５および２６と、外部からのアドレスバス、データ
バス、制御信号とＣＰＵのアドレスバス、データバス、
制御信号とを選択し、メモリ２３および２４のアドレス
バス、データバス、制御信号として出力する選択回路２
７および２８とを備えている。
【０００３】このため、運用系パッケージのＣＰＵが運
用系メモリを更新する毎に、非運用系メモリも同様な内
容に更新するため、運用系メモリ更新時には、運用系パ
ッケージの選択回路２７はＣＰＵ２１のアドレスバス、
データバス、制御信号を選択して、非運用系パッケージ
の選択回路２８は外部からのアドレスバス、データバ
ス、制御信号を選択する。そして、運用系のＣＰＵ２１
は運用系メモリの更新時に、運用系のバッファ２５を介
して非運用系メモリも運用系と同様な内容に更新する。
用系メモリを更新する毎に、非運用系メモリも同様な内
容に更新するため、運用系メモリ更新時には、運用系パ
ッケージの選択回路２７はＣＰＵ２１のアドレスバス、
データバス、制御信号を選択して、非運用系パッケージ
の選択回路２８は外部からのアドレスバス、データバ
ス、制御信号を選択する。そして、運用系のＣＰＵ２１
は運用系メモリの更新時に、運用系のバッファ２５を介
して非運用系メモリも運用系と同様な内容に更新する。
【０００４】
【発明が解決しようとする課題】上述した従来の非運用
系メモリ更新方式は、運用系ＣＰＵが非運用系メモリの
更新を行うため、運用系ＣＰＵの処理に負担がかかると
いう問題点があった。
系メモリ更新方式は、運用系ＣＰＵが非運用系メモリの
更新を行うため、運用系ＣＰＵの処理に負担がかかると
いう問題点があった。
【０００５】本発明はこのような状況に鑑みてなされた
もので、非運用系メモリの更新時に運用系ＣＰＵへ負担
をかけないようにするものである。
もので、非運用系メモリの更新時に運用系ＣＰＵへ負担
をかけないようにするものである。
【０００６】
【課題を解決するための手段】このような課題を解決す
るために本発明は、運用系メモリから供給されるデータ
の誤りが非運用系で発見されたときは運用系から送出さ
れたデータの再送を要求する再送要求部１０と、非運用
系から再送要求のあった場合に要求されたデータを再送
するデータ送信部７およびＦＩＦＯ５からなるデータ再
送手段とを備えたものである。
るために本発明は、運用系メモリから供給されるデータ
の誤りが非運用系で発見されたときは運用系から送出さ
れたデータの再送を要求する再送要求部１０と、非運用
系から再送要求のあった場合に要求されたデータを再送
するデータ送信部７およびＦＩＦＯ５からなるデータ再
送手段とを備えたものである。
【０００７】
【作用】非運用系において運用系から受信したデータに
誤りが検出されたとき、非運用系は運用系に対して再送
要求信号を送出する。この再送要求信号を受信した運用
系は要求のあったデータを非運用系に対して再送する。
このデータを受信した非運用系は受信データに誤りがな
ければ非運用系のメモリを更新する。
誤りが検出されたとき、非運用系は運用系に対して再送
要求信号を送出する。この再送要求信号を受信した運用
系は要求のあったデータを非運用系に対して再送する。
このデータを受信した非運用系は受信データに誤りがな
ければ非運用系のメモリを更新する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例のブロック図である。図
１において図２と同一部分は同記号を用い、運用系／非
運用系各パッケージに、ＦＩＦＯ５および６と、データ
送信部７および８と、再送要求部９および１０と、バッ
ファ１１および１２とを備えている。また、説明の都合
上、例えば図の左側のパッケージを運用系、右側のパッ
ケージを非運用系とする。
る。図１は、本発明の一実施例のブロック図である。図
１において図２と同一部分は同記号を用い、運用系／非
運用系各パッケージに、ＦＩＦＯ５および６と、データ
送信部７および８と、再送要求部９および１０と、バッ
ファ１１および１２とを備えている。また、説明の都合
上、例えば図の左側のパッケージを運用系、右側のパッ
ケージを非運用系とする。
【０００９】運用系パッケージではデータ送信部７はＣ
ＰＵ２１のアドレスバス、データバス、制御信号が入力
されていると共に、ＦＩＦＯ５から再送データが供給さ
れている。このうち再送データ以外は、アドレスおよび
データを多重したデータに誤り検出符号を付加し、運用
系のメモリを更新する度に、送信データ信号として非運
用系に送られている。非運用系で誤りが検出され、再送
要求部１０から再送要求信号が供給されたときはこれら
のデータに代わって、ＦＩＦＯ５から供給されている再
送データが、非運用系パッケージに送られる。
ＰＵ２１のアドレスバス、データバス、制御信号が入力
されていると共に、ＦＩＦＯ５から再送データが供給さ
れている。このうち再送データ以外は、アドレスおよび
データを多重したデータに誤り検出符号を付加し、運用
系のメモリを更新する度に、送信データ信号として非運
用系に送られている。非運用系で誤りが検出され、再送
要求部１０から再送要求信号が供給されたときはこれら
のデータに代わって、ＦＩＦＯ５から供給されている再
送データが、非運用系パッケージに送られる。
【００１０】正常に動作しているとき、バッファ１１は
ＣＰＵ２１の制御によって閉じた状態となっており、Ｆ
ＩＦＯ５の出力がＣＰＵ２１のデータバスに送出されな
いようになっており、また再送要求部９は動作しないよ
うになっている。
ＣＰＵ２１の制御によって閉じた状態となっており、Ｆ
ＩＦＯ５の出力がＣＰＵ２１のデータバスに送出されな
いようになっており、また再送要求部９は動作しないよ
うになっている。
【００１１】非運用系パッケージでは、ＦＩＦＯ６に運
用系パッケージの送信データ信号が入力されそのデータ
はバッファ１２に蓄積され、ＣＰＵ２２の制御によって
バッファ１２のデータが読み出されるようになってい
る。ＣＰＵ２２は、バッファ１２を介して読み出したＦ
ＩＦＯ６よりのデータに含まれる誤り検出符号をチェッ
クし、データが誤っていない場合、受信したデータを非
運用系のメモリ２４に書き込み、運用系メモリと同様な
内容に更新する。
用系パッケージの送信データ信号が入力されそのデータ
はバッファ１２に蓄積され、ＣＰＵ２２の制御によって
バッファ１２のデータが読み出されるようになってい
る。ＣＰＵ２２は、バッファ１２を介して読み出したＦ
ＩＦＯ６よりのデータに含まれる誤り検出符号をチェッ
クし、データが誤っていない場合、受信したデータを非
運用系のメモリ２４に書き込み、運用系メモリと同様な
内容に更新する。
【００１２】ＦＩＦＯ６より読み出したデータが誤って
いる場合、ＣＰＵ２２は再送要求部１０を制御して運用
パッケージに対して再送要求信号を出力する。これによ
り運用系パッケージはＦＩＦＯ５に記憶されているデー
タをデータ送信部７から非運用系に送出するので、その
データを受信した非運用系は再びデータに誤りがないか
否かを判定し、誤りがなかったら受信したデータによっ
てメモリ２４を更新する。
いる場合、ＣＰＵ２２は再送要求部１０を制御して運用
パッケージに対して再送要求信号を出力する。これによ
り運用系パッケージはＦＩＦＯ５に記憶されているデー
タをデータ送信部７から非運用系に送出するので、その
データを受信した非運用系は再びデータに誤りがないか
否かを判定し、誤りがなかったら受信したデータによっ
てメモリ２４を更新する。
【００１３】以上の説明は運用系から非運用系に対して
の動作であるが、運用系と非運用系が反対となっても同
様の動作を行う。
の動作であるが、運用系と非運用系が反対となっても同
様の動作を行う。
【００１４】
【発明の効果】以上説明したように本発明は、運用系メ
モリ更新時に運用系パッケージから送信されたデータを
非運用系ＣＰＵがチェックし、チェックしたデータで非
運用系メモリを更新し、さらに、送信データが誤ってい
る場合でも非運用系ＣＰＵよりの再送要求で運用系パッ
ケージのＦＩＦＯから再送することにより、非運用系メ
モリの更新を運用系ＣＰＵの処理に全く負担をかけない
で行えるという効果がある。
モリ更新時に運用系パッケージから送信されたデータを
非運用系ＣＰＵがチェックし、チェックしたデータで非
運用系メモリを更新し、さらに、送信データが誤ってい
る場合でも非運用系ＣＰＵよりの再送要求で運用系パッ
ケージのＦＩＦＯから再送することにより、非運用系メ
モリの更新を運用系ＣＰＵの処理に全く負担をかけない
で行えるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】従来装置の一例の構成を示すブロック図。
７、８ データ送信部 ９、１０ 再送要求部 ５、６ ＦＩＦＯ １１、１２、２５、２６ バッファ ２１、２２ ＣＰＵ ２３、２４ メモリ ２７、２８ 選択回路
Claims (1)
- 【請求項１】 運用系と非運用系の２重システムが構成
され、運用系パッケージのメモリ更新時に非運用系パッ
ケージのメモリを運用系と同じ内容に更新する非運用系
メモリ更新方式において、 前記運用系メモリから供給されるデータの誤りが前記非
運用系で発見されたときは前記運用系から送出されたデ
ータの再送を要求する再送要求部と、 前記非運用系から再送要求のあった場合に要求されたデ
ータを再送するデータ再送手段とを備えたことを特徴と
する非運用系メモリ更新方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351377A JPH05165733A (ja) | 1991-12-13 | 1991-12-13 | 非運用系メモリ更新方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351377A JPH05165733A (ja) | 1991-12-13 | 1991-12-13 | 非運用系メモリ更新方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165733A true JPH05165733A (ja) | 1993-07-02 |
Family
ID=18416880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3351377A Pending JPH05165733A (ja) | 1991-12-13 | 1991-12-13 | 非運用系メモリ更新方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165733A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104391A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Ltd | メモリ二重化システム及び情報処理装置 |
| JP2012043230A (ja) * | 2010-08-19 | 2012-03-01 | Toshiba Corp | 冗長化制御システム、及びその演算データの伝送方法 |
-
1991
- 1991-12-13 JP JP3351377A patent/JPH05165733A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104391A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Ltd | メモリ二重化システム及び情報処理装置 |
| JP2012043230A (ja) * | 2010-08-19 | 2012-03-01 | Toshiba Corp | 冗長化制御システム、及びその演算データの伝送方法 |
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