JPH05160726A - 送信装置 - Google Patents
送信装置Info
- Publication number
- JPH05160726A JPH05160726A JP3322818A JP32281891A JPH05160726A JP H05160726 A JPH05160726 A JP H05160726A JP 3322818 A JP3322818 A JP 3322818A JP 32281891 A JP32281891 A JP 32281891A JP H05160726 A JPH05160726 A JP H05160726A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal processing
- internal clock
- controlled oscillator
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】外部から与えられる高安定な基準信号に同期し
た内部クロック信号によって信号処理を行なう送信装置
において、信号処理装置の早期立ち上げを目的とする。 【構成】外部より与えられる高安定な基準信号に同期し
た内部クロック信号のタイミングで信号処理を行なう送
信装置において、内部クロック同期用の位相同期ループ
回路に電圧制御発振器７に入力制御電圧範囲を制限する
リミッタ１２を挿入してある。
た内部クロック信号によって信号処理を行なう送信装置
において、信号処理装置の早期立ち上げを目的とする。 【構成】外部より与えられる高安定な基準信号に同期し
た内部クロック信号のタイミングで信号処理を行なう送
信装置において、内部クロック同期用の位相同期ループ
回路に電圧制御発振器７に入力制御電圧範囲を制限する
リミッタ１２を挿入してある。
Description
【０００１】
【産業上の利用分野】本発明は送信装置に関し、特に送
信用の位相同期ループ回路から得る内部クロックでタイ
ミング制御して信号処理を行なう送信装置に関する。
信用の位相同期ループ回路から得る内部クロックでタイ
ミング制御して信号処理を行なう送信装置に関する。
【０００２】
【従来の技術】従来のこの種の送信装置の構成例を図２
に示す。
に示す。
【０００３】電圧制御発振器（ＶＣＯ）７の出力信号Ｓ
9 は分周器８，９にでそれぞれＮ，Ｍ分周され信号Ｓ4
となり、位相比較器（ＰＣ）４に入力される。ＰＣ４
は、基準信号発振器１から与えられる高安定周波数の信
号Ｓ3 と信号Ｓ4 との位相を比較する。
9 は分周器８，９にでそれぞれＮ，Ｍ分周され信号Ｓ4
となり、位相比較器（ＰＣ）４に入力される。ＰＣ４
は、基準信号発振器１から与えられる高安定周波数の信
号Ｓ3 と信号Ｓ4 との位相を比較する。
【０００４】高安定な基準信号発振器１の信号Ｓ3 が、 ｖi ＝Ｖi Ｓｉｎ〔ωi ｔ＋θi （ｔ）〕 …（１） で表わされ、またＶＣＯ７の出力信号Ｓ9 をＮ，Ｍ分周
した信号Ｓ4 が、 ｖ0 ＝Ｖ0 Ｃｏｓ〔ω0 ｔ＋θ0 （ｔ）〕 …（２） で表わされるとすると、位相比較器４の出力信号Ｓ5 の
電圧ｖeは、ＰＣ４の変換利得をｋd として、下記
（３）式で表わされる。
した信号Ｓ4 が、 ｖ0 ＝Ｖ0 Ｃｏｓ〔ω0 ｔ＋θ0 （ｔ）〕 …（２） で表わされるとすると、位相比較器４の出力信号Ｓ5 の
電圧ｖeは、ＰＣ４の変換利得をｋd として、下記
（３）式で表わされる。
【０００５】 ｖe ＝ｋd 〔Ｓｉｎ｛（ωi ＋ω0 ）＋（θi （ｔ）＋θ0 （ｔ）｝ ＋Ｓｉｎ｛（ωi −ω0 ）＋（θi （ｔ）−θ0 （ｔ）｝〕 …（３） この出力信号Ｓ5 は、ループフィルタ５にて高域成分を
除去される。ループフィルタ５の出力信号Ｓ6 の電圧ｖ
d は、ωi＝ω0 として、 ｖd ＝ｋd ・Ｆ（ｓ）Ｓｉｎ〔θi （ｔ）−θ0 （ｔ）〕 …（４） になる。この信号Ｓ6 は、さらに増幅器６により増幅さ
れて、 ｖc ＝Ａｋd Ｆ（ｓ）Ｓｉｎ〔θi （ｔ）−θ0 （ｔ）〕 …（５） の電圧の信号Ｓ7 となり、ＶＣＯ７に対する制御電圧信
号になる。
除去される。ループフィルタ５の出力信号Ｓ6 の電圧ｖ
d は、ωi＝ω0 として、 ｖd ＝ｋd ・Ｆ（ｓ）Ｓｉｎ〔θi （ｔ）−θ0 （ｔ）〕 …（４） になる。この信号Ｓ6 は、さらに増幅器６により増幅さ
れて、 ｖc ＝Ａｋd Ｆ（ｓ）Ｓｉｎ〔θi （ｔ）−θ0 （ｔ）〕 …（５） の電圧の信号Ｓ7 となり、ＶＣＯ７に対する制御電圧信
号になる。
【０００６】以上に説明した回路は、θi （ｔ）−θ0
（ｔ）＝０となる様にＶＣＯ７の発振周波数を制御し、
位相同期ループを構成している。
（ｔ）＝０となる様にＶＣＯ７の発振周波数を制御し、
位相同期ループを構成している。
【０００７】外部より与えられる高安定な周波数の信号
Ｓ3 と同期した内部クロックである信号Ｓ9 は、信号処
理装置２内の信号処理盤１１−１ないし１１−ｎに分周
器８，９や分配器１３ないし１６によってそれぞれ分配
され使用される。
Ｓ3 と同期した内部クロックである信号Ｓ9 は、信号処
理装置２内の信号処理盤１１−１ないし１１−ｎに分周
器８，９や分配器１３ないし１６によってそれぞれ分配
され使用される。
【０００８】情報源１０から入力された信号Ｓ1 は、信
号処理装置２内の信号処理盤１１−１ないし１１−ｎに
より、上述した分配クロックのタイミングに応じて信号
処理され、信号処理出力信号Ｓ2 として送出される。
号処理装置２内の信号処理盤１１−１ないし１１−ｎに
より、上述した分配クロックのタイミングに応じて信号
処理され、信号処理出力信号Ｓ2 として送出される。
【０００９】
【発明が解決しようとする課題】上述した従来の送信装
置では、電源投入時や、基準信号の瞬断時などに、内部
クロックの周波数が、外部から与えられる高安定な信号
Ｓ3 に同期するまでの間、もしくはＶＣＯ７の出力信号
Ｓ9 と信号Ｓ3 との位相誤差が許容範囲内になるまでの
間、信号処理を行えないという問題点がある。
置では、電源投入時や、基準信号の瞬断時などに、内部
クロックの周波数が、外部から与えられる高安定な信号
Ｓ3 に同期するまでの間、もしくはＶＣＯ７の出力信号
Ｓ9 と信号Ｓ3 との位相誤差が許容範囲内になるまでの
間、信号処理を行えないという問題点がある。
【００１０】特に、外部からの信号Ｓ3 が低い周波数の
場合や、信号処理時の供給クロックである信号Ｓ9 のジ
ッタ特性を十分抑圧するには、ループフィルタ５の通過
帯域幅を狭くしなければならない。周波数誤差がΔωで
あるとき、ループフィルタ５の帯域幅ωn と同期に要す
る時間ＴP とは、次の関係で表わされる。
場合や、信号処理時の供給クロックである信号Ｓ9 のジ
ッタ特性を十分抑圧するには、ループフィルタ５の通過
帯域幅を狭くしなければならない。周波数誤差がΔωで
あるとき、ループフィルタ５の帯域幅ωn と同期に要す
る時間ＴP とは、次の関係で表わされる。
【００１１】 ＴP ＝（Δω）2 ／（２ξωn 3 ） …（５） ただし、ξは位相同期ループのダンピングファクタを示
す。
す。
【００１２】従って、ループフィルタ５の帯域幅ωn を
狭くすると、同期所要時間ＴP は増大してしまう。
狭くすると、同期所要時間ＴP は増大してしまう。
【００１３】
【課題を解決するための手段】本発明の送信装置は、外
部から与えられる基準信号に同期した内部クロックを発
生する電圧制御発振器をもつ位相同期ループ回路を備え
前記内部クロックあるいはその分周クロックのタイミン
グによって信号処理を行う送信装置において、前記位相
同期ループ回路に前記電圧制御発振器の入力制御電圧範
囲を制限するためのリミッタを挿入してあることを特徴
とする。
部から与えられる基準信号に同期した内部クロックを発
生する電圧制御発振器をもつ位相同期ループ回路を備え
前記内部クロックあるいはその分周クロックのタイミン
グによって信号処理を行う送信装置において、前記位相
同期ループ回路に前記電圧制御発振器の入力制御電圧範
囲を制限するためのリミッタを挿入してあることを特徴
とする。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例を示すブロック図
である。本実施例は、従来装置（図２参照）の位相同期
ループ中の増幅器６とＶＣＯ７との間に、電圧制御用の
リミッタ１２を挿入し接続した構成をもつ。
である。本実施例は、従来装置（図２参照）の位相同期
ループ中の増幅器６とＶＣＯ７との間に、電圧制御用の
リミッタ１２を挿入し接続した構成をもつ。
【００１６】従来装置では、同期未確立時にＶＣＯ７の
制御電圧および発振周波数は、図４に示すように、かな
り広範囲で変化する。本実施例では、ＶＣＯ７に対し、
制御用の信号Ｓ7 の電圧をリミッタ１２に通し制限した
信号Ｓ8 を与えることにより、ＶＣＯ７の出力信号Ｓ9
の発振周波数変動範囲を制限している。このＶＣＯ７の
制御電圧と発振周波数との関係を図３に示す。これによ
り、同期が確立するまでの期間でも、各信号処理盤１１
−１ないし１１−ｎに供給するクロック周波数が、信号
処理許容範囲（ｆc ±α）内になるため、信号処理を行
い送信することができる。
制御電圧および発振周波数は、図４に示すように、かな
り広範囲で変化する。本実施例では、ＶＣＯ７に対し、
制御用の信号Ｓ7 の電圧をリミッタ１２に通し制限した
信号Ｓ8 を与えることにより、ＶＣＯ７の出力信号Ｓ9
の発振周波数変動範囲を制限している。このＶＣＯ７の
制御電圧と発振周波数との関係を図３に示す。これによ
り、同期が確立するまでの期間でも、各信号処理盤１１
−１ないし１１−ｎに供給するクロック周波数が、信号
処理許容範囲（ｆc ±α）内になるため、信号処理を行
い送信することができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、電
圧制御発振器の入力制御電圧の範囲を制限するリミッタ
を設けて電圧制御発振器の発振周波数の変動範囲を制限
することにより、内部クロック周波数が外部から与えら
れる高安定な基準信号に対し同期確立するまでの期間で
も信号処理を行い送信することができる。
圧制御発振器の入力制御電圧の範囲を制限するリミッタ
を設けて電圧制御発振器の発振周波数の変動範囲を制限
することにより、内部クロック周波数が外部から与えら
れる高安定な基準信号に対し同期確立するまでの期間で
も信号処理を行い送信することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】従来装置のブロック図である。
【図３】本発明の実施例のＶＣＯの動作範囲を示す特性
図である。
図である。
【図４】従来装置のＶＣＯの特性図である。
１ 基準信号発振器 ２ 信号処理装置 ４ 位相比較器（ＰＣ） ５ ループフィルタ ６ 増幅器 ７ 電圧制御発振器（ＶＣＯ） ８，９ 分周器 １０ 情報源 １１−１〜１１−ｎ 信号処理回路（１，２，…ｎ） １２リミッタ １３〜１６ 分周器
Claims (1)
- 【請求項１】 外部から与えられる基準信号に同期した
内部クロックを発生する電圧制御発振器をもつ位相同期
ループ回路を備え前記内部クロックあるいはその分周ク
ロックのタイミングによって信号処理を行う送信装置に
おいて、 前記位相同期ループ回路に前記電圧制御発振器の入力制
御電圧範囲を制限するためのリミッタを挿入してあるこ
とを特徴とする送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322818A JPH05160726A (ja) | 1991-12-06 | 1991-12-06 | 送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322818A JPH05160726A (ja) | 1991-12-06 | 1991-12-06 | 送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160726A true JPH05160726A (ja) | 1993-06-25 |
Family
ID=18147961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3322818A Withdrawn JPH05160726A (ja) | 1991-12-06 | 1991-12-06 | 送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160726A (ja) |
-
1991
- 1991-12-06 JP JP3322818A patent/JPH05160726A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2526847B2 (ja) | ディジタル方式無線電話機 | |
| EP0315489A3 (en) | Fast frequency settling signal generator utilizing a frequency locked-loop | |
| JPS60134633A (ja) | 複変換同調器用制御装置 | |
| JPH06224753A (ja) | 送信装置 | |
| EP1006660A2 (en) | Clock reproduction and identification apparatus | |
| JPH05160726A (ja) | 送信装置 | |
| US4039968A (en) | Synchronizing circuit | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| JPS6246358Y2 (ja) | ||
| JPH04297150A (ja) | スペクトル拡散通信におけるディジタル変調方式 | |
| JPS5856293B2 (ja) | 多方向通信網の補助信号插入方式 | |
| JPS58194410A (ja) | 周波数変調装置 | |
| JPH04290307A (ja) | 位相同期発振回路 | |
| JPH09200046A (ja) | 位相差制御ｐｌｌ回路 | |
| JPH0529933A (ja) | 位相同期発振装置 | |
| JPS61135227A (ja) | フエイズロツクドル−プ発振器 | |
| JPS61200723A (ja) | 同時送受信通信機における角度変調送信波の作成回路 | |
| JP3248453B2 (ja) | 発振装置 | |
| JPH05175858A (ja) | Ｐｌｌ回路 | |
| JPH0326035A (ja) | 無線送信装置の周波数設定方式 | |
| JPH01202031A (ja) | 周波数ホッピング変調波受信回路 | |
| JPS63260247A (ja) | 変調器 | |
| JPS62233953A (ja) | ジツタ付加装置 | |
| JPH04291819A (ja) | 位相同期ループ回路及び基準信号選択回路 | |
| JPH0998084A (ja) | 位相同期発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |