JPH05160297A - 半導体装置およびその収納容器 - Google Patents

半導体装置およびその収納容器

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JPH05160297A
JPH05160297A JP3347826A JP34782691A JPH05160297A JP H05160297 A JPH05160297 A JP H05160297A JP 3347826 A JP3347826 A JP 3347826A JP 34782691 A JP34782691 A JP 34782691A JP H05160297 A JPH05160297 A JP H05160297A
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tqfp
semiconductor device
storage container
positioning
package
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Kazuo Shimizu
一男 清水
Yukihiro Sato
幸弘 佐藤
Shinichi Nakamura
伸一 中村
Junji Ishida
順司 石田
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Hitachi Ltd
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UNIE TECHNO KK
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
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Abstract

(57)【要約】 【目的】 薄形のパッケージを備えた半導体装置であっ
ても収納容器内での遊動を確実に防止する。 【構成】 TQFP・IC29のパッケージ25の3つ
のコーナ部に位置決め凹部26をそれぞれ没設し、これ
ら凹部26に下段の収納容器50における凹部52の底
面に形成された支持部53を嵌合させることによって、
被収納物としてのTQFP・IC29の横移動を規制す
る。また、上段の収納容器50における位置決め部55
によって下段に収納されたTQFP・IC29の上下移
動を規制する。 【効果】 収納容器50での収納状態において被収納物
としてのTQFP・ICの遊動を全方向について確実に
防止することができるため、被収納物としてのTQFP
・ICの破損事故等を未然かつ確実に防止することがで
きるとともに、多数個のものを安全に収納することがで
きる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置および収納
容器、特に、表面実装形パッケージを備えている半導体
装置を多数個安全に収納する技術に関し、例えば、シン
・クワッド・フラット・パッケージを備えている半導体
集積回路装置(以下、TQFP・ICという。)を収納
するのに利用して有効なものに関する。
【0002】
【従来の技術】従来のこの種の収納容器として、実開昭
64−53091号公報に記載されている電子部品保護
トレイ、がある。すなわち、このトレイは、電子部品パ
ッケージを縦横マトリックス状に多数個、収納するトレ
イにおいて、電子部品パッケージを収容する多数個の凹
所を有するパレットと、このパレットの上を覆うカバー
とを備え、前記カバーには前記パレットの凹所内に侵入
して電子部品パッケージの上面に当接可能な弾力性のあ
る突起が、前記凹所と対応する位置に設けられているこ
とを特徴とする。
【0003】一方、電子機器の薄形化を推進するため、
樹脂封止パッケージがきわめて薄く形成することが要求
されており、この要求に応ずるため、TQFP・ICが
開発されている。
【0004】
【発明が解決しようとする課題】そして、このようなT
QFP・ICが前記したような電子部品保護トレイに収
納されて搬送される場合においては、パッケージがトレ
イの凹所内で横方向に動くのを充分に防止することがで
きないため、TQFP・ICのリードが変形されるとい
う問題点があることが、本発明者によって明らかにされ
た。
【0005】本発明の目的は、薄形パッケージを備えた
半導体装置であっても収納容器内での遊動を確実に防止
することができる収納技術を提供することにある。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【0008】すなわち、半導体ペレットと、半導体ペレ
ットの各ボンディングパッドに電気的に接続されている
複数本のリードと、半導体ペレットおよびリードの一部
を樹脂封止するパッケージとを備えている半導体装置に
おいて、前記樹脂封止パッケージの実装面側を向く主面
に、収納容器への収納時の遊動を防止するための位置決
め凹部が没設されていることを特徴とする。
【0009】また、この半導体装置を収納する収納容器
であって、同一性を有するものが複数枚用意され、互い
に上下に重ね合わされて使用される収納容器において、
平板形状に形成されている本体と、本体の上面に没設さ
れている凹部と、凹部の底面に上向きに突設され、被収
納物半導体装置をこれに没設された凹部に嵌合した状態
で載置するように構成されている位置決め支持部と、こ
の支持部に対向する本体の下面に下向きに突設され、下
側の収納容器における支持部に載置された被収納物の上
面に近接して上下移動を規制するように構成されている
位置決め部とを備えていることを特徴とする。
【0010】
【作用】前記した手段によれば、被収納物としての半導
体装置が収納容器本体の凹部に、支持部に載置された状
態で収納されると、被収納物としての半導体装置はその
位置決め凹部に支持部が嵌合されることによって横方向
の遊動を阻止された状態になる。
【0011】その後、半導体装置が支持部でそれぞれ支
持された収納容器上に別の収納容器が積み重ねられる
と、上側の収納容器における本体下面に突設されている
位置決め部が被収納物である半導体装置の上面に近接す
るため、半導体装置は上下方向の遊動を阻止された状態
になる。
【0012】このようにして、被収納物としての半導体
装置は支持部および位置決め凹部により全方位について
位置規制されるため、遊動によって互いに破損し合う危
険性がなくなる。
【0013】
【実施例】図1は本発明の一実施例であるTQFP・I
C用収納容器のTQFP・IC収納状態を示す拡大部分
縦断面図、図2(a)、(b)は本発明の一実施例であ
るTQFP・ICを示す一部切断正面図および底面図、
図3〜図6はTQFP・ICの製造方法を説明するため
の各工程の説明図、図7はTQFP・ICの実装状態を
示す斜視図である。図8(a)、(b)はTQFP・I
C用収納容器を示す一部省略平面図および一部切断正面
図、図9はその拡大部分平面図、図10はその拡大部分
底面図である。
【0014】本実施例において、本発明に係る収納容器
は、薄形のクワッド・フラット・パッケージを備えてい
る半導体集積回路装置(TQFP・IC)29を多数個
収納するように構成されている。被収納物としてのTQ
FI・IC29は、樹脂が用いられて、トランスファ成
形等のような樹脂成形法により略正方形の平盤形状に形
成されている樹脂封止パッケージ25と、このパッケー
ジ25の4枚の側面にそれぞれ配されて外部に突設され
ているとともに、所謂ガル・ウィング形状に屈曲成形さ
れているアウタリード19b群とを備えており、前記パ
ッケージ25の内部には集積回路を作り込まれたペレッ
ト22が樹脂封止されている。そして、ペレット22に
作り込まれた集積回路は、ペレット22の電極パッドと
各アウタリード19bに一体的に連設されているインナ
リード19aとの間に橋絡されているボンディングワイ
ヤ23を介して、各アウタリード19bによりパッケー
ジ25の外部に電気的に引き出されるようになってい
る。
【0015】以下、本発明の一実施例であるTQFP・
ICの製造方法を説明する。この説明により、TQFP
・ICについての構成の詳細が共に明らかにされる。
【0016】本実施例において、TQFP・ICの製造
方法には、図3に示されている多連リードフレーム11
が使用されている。この多連リードフレーム11は、鉄
−ニッケル合金や燐青銅等のような比較的大きい機械的
強度を有するばね材料からなる薄板が用いられて、打ち
抜きプレス加工またはエッチング加工等のような適当な
手段により一体成形されており、この多連リードフレー
ム11の表面には銀(Ag)等を用いためっき処理が、
後述するワイヤボンディングが適正に実施されるように
部分的または全体的に施されている(図示せず)。この
多連リードフレーム11には複数の単位リードフレーム
12が横方向に1列に並設されている。但し、一単位の
みが図示されている。
【0017】単位リードフレーム12は位置決め孔13
aが開設されている外枠13を一対備えており、両外枠
13は所定の間隔で平行になるように配されて一連にそ
れぞれ延設されている。隣り合う単位リードフレーム1
2、12間には一対のセクション枠14が両外枠13、
13間に互いに平行に配されて一体的に架設されてお
り、これら外枠、セクション枠により形成される略正方
形の枠体(フレーム)内に単位リードフレーム12が構
成されている。
【0018】各単位リードフレーム12において、外枠
13およびセクション枠14の接続部にはダム吊り部材
15が略直角方向にそれぞれ配されて一体的に突設され
ており、ダム吊り部材15には4本のダム部材16が略
正方形の枠形状になるように配されて、一体的に吊持さ
れている。
【0019】セクション枠14側の各ダム部材16には
タブ吊りリード17がそれぞれの一端に配されて、略4
5度方向に対向して一体的に突設されており、各タブ吊
りリード17の先端には略正方形の平板形状に形成され
たタブ18が、ダム部材16群の枠形状と略同心的に配
されて、これらタブ吊りリード17により吊持されるよ
うに一体的に連設されている。
【0020】各タブ吊りリード17はタブ18付近にお
いてそれぞれ屈曲されており、このタブ吊りリード17
の屈曲によって、タブ18は後記するリード19群の面
よりも、後記するペレット22の厚さ分程度下げられて
いる(所謂タブ下げ。)。
【0021】また、ダム部材16には電気配線としての
リード19が複数本、長手方向に等間隔に配されて、互
いに平行で、ダム部材16と直交するように一体的に突
設されている。各リード19の内側端部は先端が後記す
るペレットをボンディングするためのタブ18を取り囲
むように配されることにより、インナ部(以下、インナ
リードということがある。)19aをそれぞれ構成して
いる。他方、各リード19の外側延長部分は、その先端
が外枠13およびセクション枠14に接続されており、
アウタ部(以下、アウタリードということがある。)1
9bをそれぞれ構成している。そして、ダム部材16に
おける隣り合うリード19、19間の部分は、後述する
パッケージ成形時にレジンの流れをせき止めるダム16
aを実質的に構成している。
【0022】このように構成されている多連リードフレ
ームには各単位リードフレーム毎にペレット・ボンディ
ング作業、続いて、ワイヤ・ボンディング作業が実施さ
れる。これらボンディング作業は多連リードフレームが
横方向にピッチ送りされることにより、各単位リードフ
レーム毎に順次実施される。
【0023】まず、ペレット・ボンディング作業によ
り、半導体装置の製造工程における所謂前工程において
集積回路を作り込まれた半導体集積回路構造物としての
ペレット22が、図4に示されているように、各単位リ
ードフレーム12におけるタブ18上の略中央部に配さ
れて、タブ18とペレット22との間に形成されたボン
ディング層21によって機械的に固着されることにより
ボンディングされる。ペレットボンディング層21の形
成手段としては、金−シリコン共晶層、はんだ付け層お
よび銀ペースト接着層等々によるボンディング法を用い
ることが可能である。但し、必要に応じて、ペレットか
らタブへの熱伝達の障壁とならないように、ボンディン
グ層21を形成することが望ましい。
【0024】続いて、ワイヤボンディング作業により、
図4に示されているように、タブ18上にボンディング
されたペレット22のボンディングパッド22aと、各
単位リードフレーム12におけるリード19のインナ部
19aとの間に、ボンディングワイヤ23が超音波熱圧
着式ワイヤボンディング装置等のような適当なワイヤボ
ンディング装置(図示せず)が使用されることにより、
その両端部をそれぞれボンディングされて橋絡される。
これにより、ペレット22に作り込まれている集積回路
は、ボンディングパッド22a、ボンディングワイヤ2
3、リード19のインナ部19aおよびアウタ部19b
を介して電気的に外部に引き出されることになる。
【0025】このようにしてペレットおよびワイヤ・ボ
ンディングされた組立体24には、各単位リードフレー
ム毎に樹脂封止するパッケージ25群が、図5に示され
ているようなトランスファ成形装置30が使用されて、
単位リードフレーム群について同時成形される。
【0026】図5に示されているトランスファ成形装置
30は、シリンダ装置等(図示せず)によって互いに型
締めされる一対の上型31と下型32とを備えており、
上型31と下型32との合わせ面には上型キャビティー
凹部33aと下型キャビティー凹部33bとが互いに協
働してキャビティー33を形成するようにそれぞれ複数
組没設されている。
【0027】上型31の合わせ面にはポット34が開設
されており、ポット34にはシリンダ装置(図示せず)
により進退されるプランジャ35が成形材料としての樹
脂(以下、レジンという。)を送給し得るように挿入さ
れている。
【0028】下型32の合わせ面にはカル36がポット
34との対向位置に配されて没設されているとともに、
複数条のランナ37がポット34にそれぞれ接続するよ
うに放射状に配されて没設されている。各ランナ37の
他端部は下側キャビティー凹部33bにそれぞれ接続さ
れており、その接続部にはゲート38がレジンをキャビ
ティー33内に注入し得るように形成されている。ま
た、下型32の合わせ面には逃げ凹所39がリードフレ
ームの厚みを逃げ得るように、多連リードフレーム11
の外形よりも若干大きめの長方形で、その厚さと略等し
い寸法の一定深さに没設されている。
【0029】そして、本実施例においては、下型キャビ
ティー凹部33bにおける3つのコーナ部には後述する
位置決め凹部を形成するための凸部40がそれぞれ突設
されている。各凸部40は略正方形の薄い角錐形状にそ
れぞれ形成されており、その高さおよび大きさは、これ
により成形された位置決め凹部が後述する位置決め機能
を確実に発揮し得るように設定されている。
【0030】前記構成にかかる組立体24が用いられて
樹脂封止形パッケージがトランスファ成形される場合、
上型31および下型32における各キャビティー33は
各単位リードフレーム12における一対のダム16a、
16a間の空間にそれぞれ対応される。
【0031】トランスファ成形時において、前記構成に
かかる組立体24は、多連リードフレーム11が下型3
2に没設されている逃げ凹所39内に収容され、各単位
リードフレーム12におけるペレット22が各キャビテ
ィー33内にそれぞれ収容されるように配されてセット
される。
【0032】続いて、上型31と下型32とが型締めさ
れ、ポット34からプランジャ35によりレジン41が
ランナ37およびゲート38を通じて各キャビティー3
3に送給されて圧入される。
【0033】注入後、レジンが熱硬化されて樹脂封止形
パッケージ25が成形されると、上型31および下型3
2は型開きされるとともに、エジェクタ・ピン(図示せ
ず)によりパッケージ25群が離型される。このように
してパッケージ25群が成形された組立体28は、トラ
ンスファ成形装置30から図6に示されているように脱
装される。そして、このように樹脂成形されたパッケー
ジ25の内部には、タブ18、ペレット22、リード1
9のインナ部19aおよびワイヤ23が樹脂封止される
ことになる。そして、樹脂封止パッケージ25の裏面に
は前記下型キャビティー凹部33bの凸部40により位
置決め凹部26が、3つのコーナ部において正方形の浅
い角錐穴形状にそれぞれ成形されている。ちなみに、残
りの1つのコーナ部には方向表示マーク27が三角形形
状に切設されている。
【0034】樹脂封止パッケージを成形された半完成品
としての組立体28は、図示しないが、リード切断成形
工程において各単位リードフレーム毎に順次、外枠13
およびダム16aを切り落とされるとともに、各リード
19のアウタ部19bをガル・ウイング形状に屈曲形成
される。
【0035】以上のようにして製造された樹脂封止形T
QFP・IC29は図7に示されているようにプリント
配線基板に実装される。
【0036】プリント配線基板42にはランド43が複
数個、実装対象物となる樹脂封止形TQFP・IC29
における各アウタリード19bに対応するように配され
て、はんだ材料を用いられて略長方形の薄板形状に形成
されており、このランド43群にこのIC29のアウタ
リード19b群がそれぞれ整合されて当接されていると
ともに、各アウタリード19bとランド43とがリフロ
ーはんだ処理により形成されたはんだ盛り層(図示せ
ず)によって電気的かつ機械的に接続されている。この
実装状態において、樹脂封止パッケージ25の下面にお
ける3箇所のコーナ部に形成された位置決め凹部26は
樹脂封止パッケージ25の下側に隠されるため、意匠的
外観を損なうことはない。
【0037】他方、TQFP・IC用収納容器50は本
体51を備えており、本体51は塩化ビニール等のよう
な樹脂が用いられて、押し出し成形法等のような適当な
手段により一体成形されている。本体51の上面には凹
部52が複数個、縦横に規則的に整列されて同一形状に
それぞれ没設されており、この凹部52はその平面形状
が前記被収納物としてのTQFP・IC29の最大幅よ
りも若干大きい一辺を有する略正方形形状に形成されて
いるとともに、その深さはTQFP・IC29の全高よ
りも若干大きく、一定深さに設定されている。さらに、
この凹部52の4側壁面は上方に行くにしたがって径が
次第に大きくなるようにテーパ形状にそれぞれ形成され
ている。
【0038】凹部52の底面上には正方形の角柱形状に
形成された支持部53が3個、凹部52の3つのコーナ
部において凹部52と同心的に配されて垂直上向きにそ
れぞれ突設されている。支持部53のそれぞれはその外
径が、被収納物としてのTQFP・IC29における樹
脂封止パッケージ25の3個のコーナ部に形成された位
置決め凸部26の外径よりも若干小さめの正方形角柱形
状に形成されているとともに、その高さが樹脂封止パッ
ケージ25が載置された状態においてリード19のアウ
タ部19bを凹部52の底面から浮かせることができる
一定高さに形成されている。凹部52には窓孔54が同
心的に配されて、円形形状に開設されており、この窓孔
54の内径はパッケージ25の外径よりも小さくなるよ
うに設定されている。
【0039】本体51の下面には一定高さの正方形枠形
状に形成された位置決め部55が凹部52と同数個、各
凹部52に対応するようにそれぞれ配されて垂直下向き
に突設されており、各位置決め部55は支持部53群お
よび窓孔54に同心的になるようにそれぞれ配設されて
いる。位置決め部55はその内径がパッケージ25の外
径と略等しく形成されているとともに、その高さは積み
重ねられた時にその下端辺がパッケージ25の上端面よ
りも下方に位置するように設定されている。また、位置
決め部55の内側側壁面は下方に行くにしたがって次第
にパッケージ25から離間するように傾斜されている。
【0040】本体51の上面および下面の中央には中央
雌嵌合部56と中央雄嵌合部57とが、互いに対応する
ようにそれぞれ配されて一体的に形成されており、雌雄
の嵌合部56および57は互いに嵌合し得るように真円
形にそれぞれ形成されている。また、本体11の上面お
よび下面には周辺雌嵌合部58と周辺雄嵌合部59とが
4組、中央嵌合部56、57の径方向外側における十字
線上の位置において互いに対応するようにそれぞれ配さ
れて一体的に形成されており、雌雄の嵌合部58および
59は互いに嵌合し得るようにそれぞれ設定されている
とともに、各雌嵌合部58は径方向に細長い穴形状にそ
れぞれ形成されている。
【0041】次に、前記構成に係るTQFP・IC29
のこのTQFP・IC用収納容器50への収納方法、並
びにその作用を説明する。
【0042】前記構成に係るTQFP・IC用収納容器
50は使用される際、同一性を有する構成のものが多数
個製造されて用意される。
【0043】この収納容器50に前記構成に係るTQF
P・IC29が収納される際、TQFP・IC29はア
ウタリード19bの開放側先端を下向きにされた状態、
すなわち、このTQFP・IC29についての通常の表
面実装状態で、そのパッケージ25が支持部53群上に
載置されて、凹部52内に収められる。このとき、パッ
ケージ25の3つのコーナ部に没設された各位置決め凹
部26に、各支持部53の上端部がそれぞれ嵌入され
る。この各位置決め凹部26と各支持部53との嵌合に
より、TQFP・IC29は凹部52内に偏心せずに適
正な姿勢で位置決めされた状態に収容されることにな
る。
【0044】ある収納容器50の本体51における全て
の凹部52内にTQFP・IC29が収納された後、そ
の収納容器50の本体51上に別の収納容器50の本体
51が積み重ねられる。このとき、上段の本体51にお
ける下面に一体的に形成された雄嵌合部57および59
が、下段の本体51における上面にこれらとそれぞれ対
応するように形成された雌嵌合部56および58にそれ
ぞれ嵌入される。この嵌合により、上下の収納容器50
と50とにおける本体51と51とが適正に位置合わせ
されることになる。このとき、中央の雌雄の嵌合部56
および57は互いに嵌合する真円形状にそれぞれ形成さ
れているが、周辺部の雌嵌合部58は径方向に細長く形
成されているため、本体51、51の反り等の変形を吸
収することができる。
【0045】このようにして、凹部52にTQFP・I
C29が収納された収納容器50上に、別の収納容器5
0が適正に位置合わせされて積み重ねられると、上段の
収納容器50の本体51下面に突設されている位置決め
部55の内周面が、下段の収納容器50の凹部52に収
納されているTQFP・IC29のパッケージ25の外
周面に近接して臨む状態になる。そして、上段の収納容
器50の下面がパッケージ25に近接するため、TQF
P・IC29は横方向および上下方向の移動を規制され
た状態になる。
【0046】ここで、位置決め部55の内周面が傾斜面
に形成されているため、TQFP・IC29の各位置決
め凹部26と各支持部53とが嵌合せずに、パッケージ
25が凹部52の中心に対して偏心して収容されていた
場合、位置決め部55の傾斜面にパッケージ25の上肩
部が倣うことにより、パッケージ25は凹部52に対し
て自動的に心合わせされ、その結果、各位置決め凹部2
6と各支持部53とは自動的に嵌合されることになる。
【0047】その結果、TQFP・IC29は凹部52
内において、横方向の移動をパッケージ25が各位置決
め凹部26と各支持部53との嵌合により規制されると
ともに、上下方向の移動を支持部53および上段の収納
容器50の下面により規制された状態になるため、その
収納状態における内部の遊動を停止されることになる。
この場合、各支持部53は各位置決め凹部26にそれぞ
れ嵌合しているため、凹部52の深さ、すなわち、収納
容器50の厚さが増加するのを抑制することができる。
【0048】このようにして、TQFP・IC29は凹
部52内の収納状態において遊動することを規制される
ため、アウタリード19bの曲がり事故や、パッケージ
25の破損事故の発生は未然、かつ、確実に防止される
ことになる。
【0049】収納されたTQFP・IC29を各収納容
器50から取り出したい場合には、上段の収納容器50
の各凹部52からTQFP・IC29を順次取り出して
行けばよい。また、上段の収納容器50を垂直に持ち上
げて下段の収納容器50上から取り外せば、下段の収納
容器50の凹部52からTQFP・IC29を取り出す
ことができる。
【0050】TQFP・IC29を各収納容器50の凹
部52からピックアップする際、本実施例においては、
パッケージ25が上向きに収納されているため、ピック
アップし易いとともに、各TQFP・IC29について
の電気的特性試験や実装作業時等における取り扱いにき
わめて便利である。
【0051】前記実施例によれば次の効果が得られる。 TQFP・ICのパッケージの3つのコーナ部に位
置決め凹部をそれぞれ没設し、これら凹部に下段の収納
容器における凹部の底面に形成された支持部を嵌合させ
ることによって、被収納物としてのTQFP・ICの横
移動を規制する。また、上段の収納容器における位置決
め部によって下段に収納されたTQFP・ICの上下移
動を規制する。このように構成することにより、収納容
器での収納状態において被収納物としてのTQFP・I
Cの遊動を全方向について確実に防止することができる
ため、被収納物としてのTQFP・ICの破損事故等を
未然かつ確実に防止することができるとともに、多数個
のものを安全に収納することができる。
【0052】 同一性を有する収納容器を多数枚製作
すればよいため、大量生産に適し、コスト増を抑制する
ことができる。
【0053】 本体に雌雄の嵌合部をそれぞれ設ける
ことにより、収納容器同士を互いに積み重ねた状態にお
いて荷崩れを防止することができるとともに、互いの位
置合わせを確保することができるため、前記の安全な
収納状態を一層確実化させることができる。
【0054】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0055】例えば、本体に没設されている凹部は、本
体上面空間を区画するように複数個形成するに限らず、
全体にわたって一体的に形成してもよい。
【0056】パッケージに複数個配設される位置決め凹
部は、パッケージのコーナ部にそれぞれ配設するに限ら
ず図11に示されているように、パッケージの各辺にそ
れぞれ配設してもよい。
【0057】また、位置決め凹部は正方形穴形状に形成
するに限らず、図12に示されているように半円形の穴
形状や、一部が切り欠かれている角柱形状等でよく、要
は、被収納物の少なくとも一部に係合することにより、
その横移動を規制し得る構成であればよい。
【0058】前記に対応させて、収納容器側の支持部は
正方形の角柱形状に形成するに限らず、半円形や、一部
が切り欠かれた角柱形状に形成してもよく、要は、被収
納物としての半導体装置に形成された位置決め凹部に嵌
合した状態で被収納物としての半導体装置を凹部の底面
から浮かせるとともに、複数枚の収納容器が積み重ねら
れた状態において、上段の収納容器における下端面を下
段の収納容器に収納された被収納物半導体装置の上向き
面に近接させ得るように構成すればよい。
【0059】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるTQF
P・ICに適用した場合について説明したが、それに限
定されるものではなく、通常のQFP・ICやTQFI
・IC、QFI・IC等の表面実装形パッケージを備え
ているIC、その他の半導体装置、および、これらを収
納する収納容器全般に適用することができる。
【0060】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【0061】半導体装置のパッケージの裏面に位置決め
凹部をそれぞれ没設し、この位置決め凹部に下段の収納
容器における凹部の底面に形成された支持部を嵌合させ
ることによって、被収納物としての半導体装置の横移動
を規制する。また、上段の収納容器における位置決め部
によって下段に収納された半導体装置の上下移動を規制
する。このように構成することにより、収納容器での収
納状態において被収納物としての半導体装置の遊動を全
方向について確実に防止することができるため、被収納
物としての半導体装置の破損事故等を未然かつ確実に防
止することができるとともに、多数個のものを安全に収
納することができる。
【図面の簡単な説明】
【図1】本発明の一実施例であるTQFP・IC用収納
容器のTQFP・IC収納状態を示す拡大部分縦断面図
である。
【図2】本発明の一実施例であるTQFP・ICを示す
一部切断正面図および底面図である。
【図3】そのTQFP・ICの製造方法に使用される多
連リードフレームを示す一部省略平面図である。
【図4】ペレットおよびワイヤ・ボンディング工程後を
示す一部省略平面図である。
【図5】樹脂封止パッケージの成形工程を示す一部省略
縦断面図である。
【図6】樹脂封止パッケージ成形後の組立体を示す一部
省略一部切断平面図である。
【図7】TQFP・ICの実装状態を示す斜視図であ
る。
【図8】TQFP・IC用収納容器を示す一部省略平面
図および一部切断正面図である。
【図9】その拡大部分平面図である。
【図10】その拡大部分底面図である。
【図11】本発明の他の実施例であるTQFP・ICを
示す一部切断正面図および底面図である。
【図12】本発明の別の他の実施例であるTQFP・I
Cを示す一部切断正面図および底面図である。
【符号の説明】
11…多連リードフレーム、12…単位リードフレー
ム、13…外枠、14…セクション枠、15…ダム吊り
部材、16…ダム部材、16a…ダム、17…タブ吊り
リード、18…タブ、19…リード、19a…インナ部
(インナリード)、19b…アウタ部(アウタリー
ド)、21…ボンディング層、22…ペレット、22a
…ボンディングパッド、23…ワイヤ、24…組立体、
25…樹脂封止パッケージ、26…位置決め凹部、27
…方向表示マーク、28…樹脂封止パッケージ成形後の
組立体、29…QFP・IC(半導体装置)、30…ト
ランスファ成形装置、31…上型、32…下型、33…
キャビティー、33a…上型キャビティー凹部、33b
…下型キャビティー凹部、34…ポット、35…プラン
ジャ、36…カル、37…ランナ、38…ゲート、39
…逃げ凹所、40…位置決め凹部形成用凸部、41…レ
ジン、42…プリント配線基板、43…ランド、50…
収納容器、51…本体、52…凹部、53…支持部、5
4…窓孔、55…位置決め部、56…中央雌嵌合部、5
7…中央雄嵌合部、58…周辺雌嵌合部、59…周辺雄
嵌合部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 幸弘 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 中村 伸一 東京都豊島区東池袋5丁目7−3 ユニテ クノ株式会社内 (72)発明者 石田 順司 東京都豊島区東池袋5丁目7−3 ユニテ クノ株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体ペレットと、半導体ペレットの各
    ボンディングパッドに電気的に接続されている複数本の
    リードと、半導体ペレットおよびリードの一部を樹脂封
    止するパッケージとを備えている半導体装置において、 前記樹脂封止パッケージの実装面側を向く主面に収納容
    器への収納時の遊動を防止するための位置決め凹部が没
    設されていることを特徴とする半導体装置。
  2. 【請求項2】 前記位置決め凹部が、複数箇所に配設さ
    れていることを特徴とする請求項1に記載の半導体装
    置。
  3. 【請求項3】 前記位置決め凹部が1個、非対称形状に
    形成されていることを特徴とする請求項1に記載の半導
    体装置。
  4. 【請求項4】 請求項1に記載されている半導体装置を
    収納する収納容器であって、同一性を有するものが複数
    枚用意され、互いに上下に重ね合わされて使用される収
    納容器において、 平板形状に形成されている本体と、本体の上面に没設さ
    れている凹部と、凹部の底面に上向きに突設され、被収
    納物半導体装置をこれに没設された凹部に嵌合した状態
    で載置するように構成されている位置決め支持部と、こ
    の支持部に対向する本体の下面に下向きに突設され、下
    側の収納容器における支持部に載置された被収納物半導
    体装置の上面に近接して上下移動を規制するように構成
    されている位置決め部とを備えていることを特徴とする
    収納容器。
JP3347826A 1991-12-03 1991-12-03 半導体装置およびその収納容器 Pending JPH05160297A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093824A (ja) * 2000-09-13 2002-03-29 Fujitsu Ltd 電子部品、整列パレット、及び、電子部品のアライメント方法
JP2010258308A (ja) * 2009-04-27 2010-11-11 Sharp Corp 半導体装置およびコネクタ
JP2018020828A (ja) * 2016-08-05 2018-02-08 日本航空電子工業株式会社 収納用トレイ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093824A (ja) * 2000-09-13 2002-03-29 Fujitsu Ltd 電子部品、整列パレット、及び、電子部品のアライメント方法
JP2010258308A (ja) * 2009-04-27 2010-11-11 Sharp Corp 半導体装置およびコネクタ
US8608388B2 (en) 2009-04-27 2013-12-17 Sharp Kabushiki Kaisha Semiconductor device and connector
JP2018020828A (ja) * 2016-08-05 2018-02-08 日本航空電子工業株式会社 収納用トレイ

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