JPH05144981A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】半導体チップを封止するセラミックパッケージ
を備えた半導体装置の製造方法に関し、インナーリード
のピッチを印刷の限界以下にしてインナーリードのファ
インピッチ化を図ることを目的とする。 【構成】セラミック基板１の上面に金属膜３を積層し、
該金属膜３の上にインナーリードパターンを有するマス
ク４を載せる工程と、前記マスク４から露出した前記金
属膜３をエッチング除去して前記金属膜３をパターニン
グし、前記セラミック基板１に残存した前記金属膜３を
インナーリード６とする工程とを有することを含み構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、半導体チップを封止するセラミ
ックパッケージを備えた半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】セラミクパッケージにおいては、例えば
図４に示すように、セラミック基板４１の上面の半導体
チップ４２を搭載する領域の周囲にインナーリード４３
を複数形成し、インナーリード４３の内端と半導体チッ
プ４２の配線パッド４４をボンディングワイヤ４５によ
って接続するようにしている。

【０００３】ところで、インナーリード４３は、印刷に
よって形成しているためにそのピッチは２４０μｍ程
度、間隔は１００μｍ程度が限界となる。これに対し
て、配線パッド４４のピッチの限界は１２０μｍとな
り、半導体集積回路の高密度化に伴って配線パッド４４
の数が増えると、これと同数のインナーリード４３をセ
ラミック基板４１の上面に形成することは不可能にな
る。

【０００４】このため、図４(a) に示すように、セラミ
ック基板４１の周囲にセラミック層４６、４７を階段状
に複数積層し、各層４６、４７の上面に印刷法によって
インナーリード４８、４９を形成してその数を増やすよ
うにしている。

【０００５】なお、インナーリード４３はスルーホール
（不図示）を通してセラミック基板４１底部の外部端子
５０に接続される。

【０００６】

【発明が解決しようとする課題】しかし、印刷、多段構
造によれば、セラミック基板４１及びセラミック層４
６、４７の各上面に形成したインナーリード４３、４
８、４９の位置合わせが精度良く行えず、歩留りが低下
するといった問題がある。

【０００７】本発明はこのような問題に鑑みてなされた
ものであって、インナーリードのピッチを印刷の限界以
下にしてインナーリードのファインピッチ化が図れる半
導体装置の製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記した課題は、図１に
例示するように、セラミック基板１の上面に金属膜３を
積層し、該金属膜３の上にインナーリードパターンを有
するマスク４を載せる工程と、前記マスク４から露出し
た前記金属膜３をエッチング除去して前記金属膜３をパ
ターニングし、前記セラミック基板１に残存した前記金
属膜３をインナーリード６とする工程とを有することを
特徴とする半導体装置の製造方法により達成する。

【０００９】または、図２に例示するように、少なくと
も感光剤、金属膜を含む導電性のペースト２２を支持基
板２１の一面に塗布した後に、該ペースト２２を露光、
現像によパターニングしてインナーリード２４となす工
程と、前記支持基板２１上の前記インナーリード２４を
グリーンシート２６に押圧した後に前記支持基板２１か
ら剥離する工程と、前記グリーンシート２６を焼成して
セラミック基板を形成する工程とを含むことを特徴とす
る半導体装置の製造方法によって達成する。

【００１０】

【作 用】本発明によれば、インナーリード６（24）の
パターンを露光・現像法を用いて形成している。

【００１１】このため、インナーリード６（24）のピッ
チを１００μｍ、間隔を４０μｍまで小さくしてファイ
ンピッチ化が図れ、図３(b) の部分平面図に示すよう
に、セラミック基板１（26）の上面のインナーリード６
（24）と半導体チップの配線パッドとを同数にすること
が可能になる。

【００１２】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の第１実施例の製造工程を示す側面図で
ある。

【００１３】図１中符号１は、アルミナ等よりなるセラ
ミック基板で、その下面に取付けた外部端子２はセラミ
ック基板１中を貫通するスルーホール（不図示）を介し
て上面に電気的に引出されるように構成されている。

【００１４】このような状態において、まず図１(a) に
示すように、セラミック基板１の上面にチタン(Ti)、モ
リブデン（Mo) 等の金属膜３をスパッタ法、蒸着法等に
より５μｍ程度積層し、ついで、フォトレジスト４を塗
布する。

【００１５】この後に、フォトレジスト４を露光、現像
し、インナーリードを形成しようとする複数の矩形状領
域Ａにフォトレジスト４のパターンを残存させる（図１
(b))。

【００１６】そして、フォトレジスト４をマスクにして
金属膜３をエッチングしてパターンを転写し、ついで、
フォトレジスト４を溶剤により除去する 図１(c))。こ
の場合のエッチング法としては、スパッタエッチング
法、プラズマエッチング法、反応性イオンエッチング法
等がある。

【００１７】次に、ワット浴とクエン酸系浴のメッキ液
を順に使用して金属膜３の表出面にニッケル(Ni)・金
（Au）膜５を形成し、金属膜３及びNi・Au膜５をインナ
ーリード６とする（図１(d))。

【００１８】このように、フォトレジストのマスクを用
いるエッチング法によれば、インナーリード６のピッチ
を１００μｍ、間隔を４０μｍまで小さくでき、図３
(b) の部分拡大平面図に示すように、セラミック基板１
の上面のインナーリード６の数を半導体チップ８の配線
パッド８ａと同数にすることが可能になる。

【００１９】この後に、図３(a) の断面図に示すよう
に、セラミック基板１上面の周囲にセラミック枠７を接
着し、その中央に半導体チップ８を取付けた後に、半導
体チップ８上面の配線パッド８ａとインナーリード６と
をボンディングワイヤ９によって接続する。

【００２０】ところで、インナーリードと、ＩＣチップ
上のパッドとの接続方法には、前記ワイヤボンディング
法のほかにＴＡＢ法があるが、ＴＡＢ法はＩＣチップ上
の複数のパッド及びインナーリードとを一度に接続する
ことができるが、インナーリードのピッチが本発明のよ
うに小さくなってくると、全てのインナーリードに対し
確実にボンディングすることは現在の技術では難しい。
一方、ワイヤボンディング法は、インナーリードのピッ
チが数１０μｍ程度であれば確実なボンディングが可能
である。

【００２１】そして、ワイヤボンディングの後に、セラ
ミック蓋１０によってセラミック枠７全体を覆う。 （ｂ）本発明の第２実施例の説明 図２は、本発明の第２実施例の製造工程を示す側面図で
ある。

【００２２】図２(a) において、符号２１は支持基板
で、その上にはタングステン、モリブデン等の金属粉
末、感光性樹脂等を混合してなる導電性ペースト２２が
一様に塗布されている。

【００２３】この状態において、まず、インナーリード
パターンが形成された感光用マスク２３に紫外線を透過
させてペースト２２を露光した後に、現像液によりペー
スト２２を現像して潜像を顕像化すると、ペースト２２
に像が転写され、これがインナーリード２４となる（図
２(b))。

【００２４】ついで、内部にスルーホール（不図示）、
下面にリード端子２５が形成されたアルミナよりなるグ
リーンシート２６を用い、このグリーンシート２６の上
面に支持基板２１のインナーリード２４を合わせてか
ら、支持基板２１をグリーンシート２６に押圧し、つい
で、支持基板２１を剥離すると、インナーリード２４は
グリーンシート２６内に埋め込まれた状態になる（図２
(c))。

【００２５】この後に、グーンシート２６を焼成する
と、これが硬化してセラミック基板（２６）となり、そ
の上部には導電性のインナーリード２４が表出した状態
となる（図２(d))。

【００２６】この後に、図３(a) の断面図に示すよう
に、セラミック基板２６上面の周囲にセラミック枠７を
接着し、この中に半導体チップ８を取付けた後に、半導
体チップ８上面の配線パッド８ａとインナーリード２４
とをボンディングワイヤ９によって接続し、最後にセラ
ミック蓋１０によってセラミック枠７全体を覆う。

【００２７】以上のように、この実施例によれば、感光
性樹脂を含むペースト２２を用いた露光工程を経てイン
ナーリード２４を形成しているために、インナーリード
２４のピッチを１００μｍ、間隔を４０μｍまで小さく
でき、図３(b) の部分平面図に示すように、セラミック
基板２６上のインナーリード２４の数を半導体チップ８
の配線パッド８ａと同数にすることが可能になる。

【００２８】

【発明の効果】以上述べたように本発明によれば、イン
ナーリードのパターンを露光、現像を行って形成したの
で、インナーリードのピッチを小さくし、セラミック基
板の上面でインナーリードと半導体チップの配線パッド
とを同数にすることができ、ワイヤボンディング法によ
るファインピッチ化に対応できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の製造工程を示す側面図で
ある。

【図２】本発明の第２実施例の製造工程を示す側面図で
ある。

【図３】本発明の実施例によって形成された装置の断面
図及び部分拡大平面図である。

【図４】従来方法によって形成された装置の一例を示す
断面図及び部分拡大平面図である。

【符号の説明】

１ セラミック基板 ３ 金属膜 ４ フォトレジスト（マスク） ５ Ni・Au膜 ６ インナーリード 21 支持基板 22 ペースト 23 露光法マスク 24 インナーリード 26 グリーンテーブル（セラミック基板）

Claims (2)

【特許請求の範囲】
1. 【請求項１】セラミック基板（１）の上面に金属膜
   （３）を積層し、該金属膜（３）の上にインナーリード
   パターンを有するマスク（４）を載せる工程と、 前記マスク（４）から露出した前記金属膜（３）をエッ
   チング除去して前記金属膜（３）をパターニングし、前
   記セラミック基板（１）に残存した前記金属膜（３）を
   インナーリード（６）とする工程とを有することを特徴
   とする半導体装置の製造方法
2. 【請求項２】少なくとも感光剤、金属膜を含む導電性の
   ペースト（２２）を支持基板（２１）の一面に塗布した
   後に、該ペースト（２２）を露光、現像によパターニン
   グしてインナーリード（２４）となす工程と、 前記支持基板（２１）上の前記インナーリード（２４）
   をグリーンシート（２６）に押圧した後に前記支持基板
   （２１）から剥離する工程と、 前記グリーンシート（２６）を焼成してセラミック基板
   を形成する工程とを含むことを特徴とする半導体装置の
   製造方法。