JPH05144975A - 多層回路基板およびその製造方法 - Google Patents
多層回路基板およびその製造方法Info
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- JPH05144975A JPH05144975A JP30762391A JP30762391A JPH05144975A JP H05144975 A JPH05144975 A JP H05144975A JP 30762391 A JP30762391 A JP 30762391A JP 30762391 A JP30762391 A JP 30762391A JP H05144975 A JPH05144975 A JP H05144975A
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- Japan
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- circuit board
- multilayer circuit
- passive element
- exposed
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 高精度の電気的特性を有する受動素子を内蔵
し小型かつ高密度のハイブリッドＩＣ用多層回路基板お
よびその製造方法を提供する。 【構成】 多層基板に段差部２５を設け、層間に内蔵し
た受動素子１２，１７の一部分を段差部２５に露出さ
せ、受動素子のトリミングを容易にする。段差部２５を
有する複数の多層基板１４と１５とを組み合わせ、より
小型かつ高密度の多層回路基板を得る。 【効果】 高精度の受動素子の大部分を内蔵化し、セラ
ミックパッケージを小型化かつ高密度化できる。
し小型かつ高密度のハイブリッドＩＣ用多層回路基板お
よびその製造方法を提供する。 【構成】 多層基板に段差部２５を設け、層間に内蔵し
た受動素子１２，１７の一部分を段差部２５に露出さ
せ、受動素子のトリミングを容易にする。段差部２５を
有する複数の多層基板１４と１５とを組み合わせ、より
小型かつ高密度の多層回路基板を得る。 【効果】 高精度の受動素子の大部分を内蔵化し、セラ
ミックパッケージを小型化かつ高密度化できる。
Description
【０００１】
【産業上の利用分野】本発明は、多層回路基板およびそ
の製造方法に係り、特に、トリミングにより受動素子の
電気的特性を高精度に調節するための手段を備えた高密
度多層回路基板およびその製造方法並びに応用製品に関
する。
の製造方法に係り、特に、トリミングにより受動素子の
電気的特性を高精度に調節するための手段を備えた高密
度多層回路基板およびその製造方法並びに応用製品に関
する。
【０００２】
【従来の技術】近年のハイブリッドＩＣには、より一層
の小型化および高密度化の要求に応ずるために、基板内
部に配線パターンを持つセラミック多層回路基板が用い
られてきた。セラミック多層回路基板は、グリーンシー
ト上に電極パターンを印刷し、これらを積層し、焼結し
て形成される。または、グリーンシート上にスクリーン
印刷を繰返して多層化し、焼結して形成される。
の小型化および高密度化の要求に応ずるために、基板内
部に配線パターンを持つセラミック多層回路基板が用い
られてきた。セラミック多層回路基板は、グリーンシー
ト上に電極パターンを印刷し、これらを積層し、焼結し
て形成される。または、グリーンシート上にスクリーン
印刷を繰返して多層化し、焼結して形成される。
【０００３】さらに、例えば特開平２−５４４８号に開
示されているように、導体配線のみでなく、従来は多層
回路基板表面上に実装していた抵抗体やコンデンサ等の
受動素子も基板内部に形成し内蔵する技術開発が進めら
れている。このように抵抗体およびコンデンサを基板の
層間に内蔵すると、より高密度の多層回路基板を実現で
きるとされている。
示されているように、導体配線のみでなく、従来は多層
回路基板表面上に実装していた抵抗体やコンデンサ等の
受動素子も基板内部に形成し内蔵する技術開発が進めら
れている。このように抵抗体およびコンデンサを基板の
層間に内蔵すると、より高密度の多層回路基板を実現で
きるとされている。
【０００４】
【発明が解決しようとする課題】しかし、基板の層間に
内蔵された従来のこれら受動素子例えば抵抗体は、その
特性値が製造工程のわずかな変動にも影響されるため、
高精度の電気的特性を得ることは極めて難しい。そこ
で、抵抗体およびコンデンサを基板の層間に内蔵する方
式は、現実には、例えばデジタル回路などの回路定数の
精度をあまり要求されないごく一部の用途に限定して適
用されているにすぎない。
内蔵された従来のこれら受動素子例えば抵抗体は、その
特性値が製造工程のわずかな変動にも影響されるため、
高精度の電気的特性を得ることは極めて難しい。そこ
で、抵抗体およびコンデンサを基板の層間に内蔵する方
式は、現実には、例えばデジタル回路などの回路定数の
精度をあまり要求されないごく一部の用途に限定して適
用されているにすぎない。
【０００５】一方、表面だけに膜状受動素子を形成した
従来の基板では、例えばレーザートリミング等の手段に
より、その電気的特性を高精度に調整できる。しかし、
表面に形成可能な受動素子の数は、基板の投影面積によ
り一意に限定されてしまい、より高密度のハイブリッド
ＩＣを実現するには限界がある。
従来の基板では、例えばレーザートリミング等の手段に
より、その電気的特性を高精度に調整できる。しかし、
表面に形成可能な受動素子の数は、基板の投影面積によ
り一意に限定されてしまい、より高密度のハイブリッド
ＩＣを実現するには限界がある。
【０００６】本発明の目的は、高精度の電気的特性を有
する受動素子を内蔵し小型で高密度のハイブリッドＩＣ
用多層回路基板およびその製造方法並びに応用製品を提
供することである。
する受動素子を内蔵し小型で高密度のハイブリッドＩＣ
用多層回路基板およびその製造方法並びに応用製品を提
供することである。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、膜状受動素子が複数の基板の層間に配置
され導体材料により電気的に接続されてなる多層回路基
板において、基板が、段差部を有し、受動素子が、前記
段差部に露出するトリミング対象部分を含む多層回路基
板を提案するものである。
成するために、膜状受動素子が複数の基板の層間に配置
され導体材料により電気的に接続されてなる多層回路基
板において、基板が、段差部を有し、受動素子が、前記
段差部に露出するトリミング対象部分を含む多層回路基
板を提案するものである。
【０００８】前記受動素子のトリミング後に前記露出部
分に形成される保護被膜を備えることができ、逆に、前
記受動素子の露出部分にトリミング前に形成される保護
被膜を備えることもできる。
分に形成される保護被膜を備えることができ、逆に、前
記受動素子の露出部分にトリミング前に形成される保護
被膜を備えることもできる。
【０００９】いずれの保護被膜も、６００℃より低い温
度で焼成されることが好ましい。
度で焼成されることが好ましい。
【００１０】少なくとも２枚の基板表面に形成される前
記段差部は、相互に嵌め合わせられる凹凸の対になる形
状を有するようにすると、より高密度に実装できる。
記段差部は、相互に嵌め合わせられる凹凸の対になる形
状を有するようにすると、より高密度に実装できる。
【００１１】なお、受動素子のすべてを基板内部に配置
することは必ずしも必要ではなく、受動素子の一部を従
来通りに基板表面に配置し、残る他の受動素子のすべて
の部分を基板内部に配置することも可能である。
することは必ずしも必要ではなく、受動素子の一部を従
来通りに基板表面に配置し、残る他の受動素子のすべて
の部分を基板内部に配置することも可能である。
【００１２】受動素子を電気的に接続する配線用導体材
料は、金，銀，白金，銅，パラジウムまたはこれらの合
金からなる。
料は、金，銀，白金，銅，パラジウムまたはこれらの合
金からなる。
【００１３】前記受動素子の少なくとも一部は、抵抗体
またはコンデンサである。
またはコンデンサである。
【００１４】上記多層回路基板を一体型ビデオカメラま
たは移動通信用電子機器の構成部材として採用すると、
これらの機器を著しく小型かつ高密度化できる。
たは移動通信用電子機器の構成部材として採用すると、
これらの機器を著しく小型かつ高密度化できる。
【００１５】本発明は、また、上記目的を達成するため
に、膜状受動素子を複数の基板の層間に配置し導体材料
により電気的に接続し多層回路基板を製造する方法とし
て、基板に段差部を設け、この段差部に受動素子のトリ
ミング対象部分を露出させ、受動素子の露出部を形状ト
リミングする多層回路基板の製造方法を提案するもので
ある。
に、膜状受動素子を複数の基板の層間に配置し導体材料
により電気的に接続し多層回路基板を製造する方法とし
て、基板に段差部を設け、この段差部に受動素子のトリ
ミング対象部分を露出させ、受動素子の露出部を形状ト
リミングする多層回路基板の製造方法を提案するもので
ある。
【００１６】トリミング後に前記露出部分を保護被膜で
被覆することも、受動素子の露出部分をまず保護被膜で
被覆し保護被膜の上から形状トリミングすることもでき
る。
被覆することも、受動素子の露出部分をまず保護被膜で
被覆し保護被膜の上から形状トリミングすることもでき
る。
【００１７】受動素子を保護被膜の上から形状トリミン
グした場合は、トリミング部分をさらに保護被膜で被覆
してもよい。
グした場合は、トリミング部分をさらに保護被膜で被覆
してもよい。
【００１８】形状トリミングは、具体的には、レーザー
ビームによるトリミングである。
ビームによるトリミングである。
【００１９】個別に焼成された複数の多層回路基板は、
接合して合体し、全体の多層回路基板を構成する。
接合して合体し、全体の多層回路基板を構成する。
【００２０】
【作用】本発明においては、基板表面に段差部を形成
し、この段差部に受動素子の一部を露出させて配置す
る。この露出部を利用し、外部から、例えばレーザービ
ーム等の手段により受動素子の形状をトリミングすれ
ば、電気的特性を高精度に調節できる。
し、この段差部に受動素子の一部を露出させて配置す
る。この露出部を利用し、外部から、例えばレーザービ
ーム等の手段により受動素子の形状をトリミングすれ
ば、電気的特性を高精度に調節できる。
【００２１】また、トリミングした受動素子の露出部を
保護膜で被覆すると、その電気的特性を経時的に安定化
でき、耐環境性も向上する。
保護膜で被覆すると、その電気的特性を経時的に安定化
でき、耐環境性も向上する。
【００２２】さらに、基板表面に形成される段差部を凹
凸の対になる形状とし、この両者を嵌め合わせ式にする
と、相互の段差部が互いの空間部を補完する構造とな
り、より高密度の回路基板が得られる。
凸の対になる形状とし、この両者を嵌め合わせ式にする
と、相互の段差部が互いの空間部を補完する構造とな
り、より高密度の回路基板が得られる。
【００２３】多層回路基板用導体材料として、金，銀，
銅，白金，パラジウムのうちの少なくとも一つを用いる
と、例えばタングステンまたはモリブデン等の導体に比
較して、回路の導電性を高くでき、導体配線のより微細
なパターン化が可能である。受動素子を内蔵する上記の
効果と相俟って、より小型かつ高密度の多層回路基板を
実現できる。
銅，白金，パラジウムのうちの少なくとも一つを用いる
と、例えばタングステンまたはモリブデン等の導体に比
較して、回路の導電性を高くでき、導体配線のより微細
なパターン化が可能である。受動素子を内蔵する上記の
効果と相俟って、より小型かつ高密度の多層回路基板を
実現できる。
【００２４】結局、本発明においては、段差部での形状
トリミングにより電気的特性を高精度に調節した膜状受
動素子を多層体の層間に配置し、高密度かつ高精度のハ
イブリッドＩＣ用多層回路基板が得られることになる。
トリミングにより電気的特性を高精度に調節した膜状受
動素子を多層体の層間に配置し、高密度かつ高精度のハ
イブリッドＩＣ用多層回路基板が得られることになる。
【００２５】多層回路基板は、１０００℃より低い温度
で焼成できる例えばガラス組成とする。形状トリミング
は、例えばレーザービームトリミングにより行なう。ト
リミングした後、受動素子の露出部を保護被膜により被
覆する。保護被膜の形成に当たっては、受動素子の電気
的特性変化を最小限に抑制する意味で、６００℃より低
い温度で処理する。
で焼成できる例えばガラス組成とする。形状トリミング
は、例えばレーザービームトリミングにより行なう。ト
リミングした後、受動素子の露出部を保護被膜により被
覆する。保護被膜の形成に当たっては、受動素子の電気
的特性変化を最小限に抑制する意味で、６００℃より低
い温度で処理する。
【００２６】
【実施例】次に、図面を参照して、本発明の実施例を説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
【００２７】《実施例１》図２は、本発明による多層回
路基板の一実施例に内蔵された抵抗体近傍の部分断面を
示す図である。
路基板の一実施例に内蔵された抵抗体近傍の部分断面を
示す図である。
【００２８】まず、ほうけい酸鉛ガラス粉とフリットと
してのアルミナ粉末に、ポリビニルブチラール等の有機
溶媒を加えてかくはんし、でいしょう(泥象)化状態にす
る。このでいしょうにドクターブレードを用いたキャス
ティング成膜法を適用し、未焼成の誘電性グリーンシー
トすなわち誘電体層２４を複数枚形成する。次に、ステ
ンレス等からなる金型を用い、外形と複数個の孔（ビア
ホール）とを同時にパンチングして形成する。スクリー
ン印刷法により、その誘電性グリーンシート２４上に銀
−パラジウム等を主成分とする導体ペーストを塗布し、
電極パターン２１を設けるとともに、ビアホールを充填
する。さらに、同じくスクリーン印刷法により、酸化ル
テニウムおよびガラスの混合体を主成分とする抵抗ペー
ストを塗布し、抵抗体２２を形成する。段差部２５から
抵抗体２２の一部が露出するように、複数のグリーンシ
ートを順次積み重ねる。ついで、熱プレス機等を用い
て、温度１２０℃，圧力２００ｋｇ／ｃｍの条件で上下
面から熱圧着させ、積層体を得る。
してのアルミナ粉末に、ポリビニルブチラール等の有機
溶媒を加えてかくはんし、でいしょう(泥象)化状態にす
る。このでいしょうにドクターブレードを用いたキャス
ティング成膜法を適用し、未焼成の誘電性グリーンシー
トすなわち誘電体層２４を複数枚形成する。次に、ステ
ンレス等からなる金型を用い、外形と複数個の孔（ビア
ホール）とを同時にパンチングして形成する。スクリー
ン印刷法により、その誘電性グリーンシート２４上に銀
−パラジウム等を主成分とする導体ペーストを塗布し、
電極パターン２１を設けるとともに、ビアホールを充填
する。さらに、同じくスクリーン印刷法により、酸化ル
テニウムおよびガラスの混合体を主成分とする抵抗ペー
ストを塗布し、抵抗体２２を形成する。段差部２５から
抵抗体２２の一部が露出するように、複数のグリーンシ
ートを順次積み重ねる。ついで、熱プレス機等を用い
て、温度１２０℃，圧力２００ｋｇ／ｃｍの条件で上下
面から熱圧着させ、積層体を得る。
【００２９】この時、図３に示すように、誘電性グリー
ンシート２４と同材質のダミーグリーンシート３１およ
び離型シート３２を段差部２５により形成される空間部
に用いると、均質な成形体が得られる。なお、図３にお
いて、３３は上金型であり、３４は下金型である。
ンシート２４と同材質のダミーグリーンシート３１およ
び離型シート３２を段差部２５により形成される空間部
に用いると、均質な成形体が得られる。なお、図３にお
いて、３３は上金型であり、３４は下金型である。
【００３０】この成形体を、空気中／温度３５０℃で約
１時間脱脂した後、やはり空気中／８００〜１０００℃
で約１０分間焼成すれば、抵抗体２２の一部が露出した
段差部２５付き多層回路基板が完成する。この状態で、
抵抗体２２の抵抗値を測定すると、ばらつきが大きく、
通常は、目標値の約±１５％の範囲に分散する。そこ
で、抵抗値を多少低くなるように予め形成しておく。つ
いで、レーザービームによりトリミング部２３を形成
し、抵抗値を調節する。この工程により、目標値に対す
る抵抗体２２の抵抗値の誤差を±１％以内に容易に調整
できる。
１時間脱脂した後、やはり空気中／８００〜１０００℃
で約１０分間焼成すれば、抵抗体２２の一部が露出した
段差部２５付き多層回路基板が完成する。この状態で、
抵抗体２２の抵抗値を測定すると、ばらつきが大きく、
通常は、目標値の約±１５％の範囲に分散する。そこ
で、抵抗値を多少低くなるように予め形成しておく。つ
いで、レーザービームによりトリミング部２３を形成
し、抵抗値を調節する。この工程により、目標値に対す
る抵抗体２２の抵抗値の誤差を±１％以内に容易に調整
できる。
【００３１】なお、トリミング後の抵抗体２２の表面
に、６００℃以下の温度でガラスまたは樹脂等の保護被
膜２８を形成すると、使用環境によっては回路基板表面
に付着する可能性のある塩分や水分等の影響を排除し、
抵抗値の安定性を向上させることができる。
に、６００℃以下の温度でガラスまたは樹脂等の保護被
膜２８を形成すると、使用環境によっては回路基板表面
に付着する可能性のある塩分や水分等の影響を排除し、
抵抗値の安定性を向上させることができる。
【００３２】《実施例２》実施例１と同様の材料および
手順により、抵抗体２２の一部分を露出させ残りの部分
を層間に内蔵した段差部２５付き積層回路基板を得る。
次に、抵抗体２２の露出部にガラスペーストを塗布し、
６００℃以下の温度で焼成して保護被膜２８を形成す
る。さらに、保護被膜２８の上からレーザービームを用
いて抵抗体２２の形状をトリミングし、抵抗値を微調節
する。この実施例２においても、実施例１と同様に、高
精度で安定した抵抗体を含む高密度多層回路基板が得ら
れる。
手順により、抵抗体２２の一部分を露出させ残りの部分
を層間に内蔵した段差部２５付き積層回路基板を得る。
次に、抵抗体２２の露出部にガラスペーストを塗布し、
６００℃以下の温度で焼成して保護被膜２８を形成す
る。さらに、保護被膜２８の上からレーザービームを用
いて抵抗体２２の形状をトリミングし、抵抗値を微調節
する。この実施例２においても、実施例１と同様に、高
精度で安定した抵抗体を含む高密度多層回路基板が得ら
れる。
【００３３】なお、トリミングの痕は、面積が小さいの
で、通常はそのままにしておいてよいが、特に厳しい環
境で使用する場合は、更にレジン等により保護膜を重ね
て形成することも可能である。
で、通常はそのままにしておいてよいが、特に厳しい環
境で使用する場合は、更にレジン等により保護膜を重ね
て形成することも可能である。
【００３４】《実施例３》実施例１と同様の手順によ
り、ビアホールに導体ペーストを充填し電極パターン４
１を形成した複数枚のグリーンシート２４を得る。それ
らグリーンシート２４を順次積み重ね、実施例１と同様
の要領で、段差部２５付き焼成多層回路基板を作製す
る。このとき、電極４１の一部分が段差部２５に露出す
る構造とする。
り、ビアホールに導体ペーストを充填し電極パターン４
１を形成した複数枚のグリーンシート２４を得る。それ
らグリーンシート２４を順次積み重ね、実施例１と同様
の要領で、段差部２５付き焼成多層回路基板を作製す
る。このとき、電極４１の一部分が段差部２５に露出す
る構造とする。
【００３５】図４は、本実施例による積層体の段差部２
５を部分的に拡大した平面図である。電極４１の下部に
は、誘電体４４を挾んで対向する電極パターンを配置
し、コンデンサを構成する。コンデンサの容量を測定
し、設計値との誤差を確認する。その誤差に応じて、電
極４１の露出部の余分な容量に相当する面積部分をレー
ザービームにより切断し、トリミング部４３を形成す
る。この工程により、コンデンサ容量の誤差を±０．１
％以内に容易に調節できる。
５を部分的に拡大した平面図である。電極４１の下部に
は、誘電体４４を挾んで対向する電極パターンを配置
し、コンデンサを構成する。コンデンサの容量を測定
し、設計値との誤差を確認する。その誤差に応じて、電
極４１の露出部の余分な容量に相当する面積部分をレー
ザービームにより切断し、トリミング部４３を形成す
る。この工程により、コンデンサ容量の誤差を±０．１
％以内に容易に調節できる。
【００３６】本実施例では、誘電体が基板構成材料と同
材質の例について記したが、材質を替えてもよい。例え
ば、静電容量のより大きいコンデンサを形成するには、
このコンデンサ部の誘電体層に、チタン酸バリウムを主
成分とする高誘電性材料などのグリーンシートを適用す
る。または、高誘電性材料をスクリーン印刷により塗布
する。これらの例の場合も、上記本実施例と同様の手順
により、高精度で安定したコンデンサを有する高密度多
層基板が得られる。
材質の例について記したが、材質を替えてもよい。例え
ば、静電容量のより大きいコンデンサを形成するには、
このコンデンサ部の誘電体層に、チタン酸バリウムを主
成分とする高誘電性材料などのグリーンシートを適用す
る。または、高誘電性材料をスクリーン印刷により塗布
する。これらの例の場合も、上記本実施例と同様の手順
により、高精度で安定したコンデンサを有する高密度多
層基板が得られる。
【００３７】《実施例４》図１は、本発明による多層回
路基板の一実施例の断面の構造を示す図である。まず、
実施例１〜実施例３のいずれかと同様の手順により、電
気的特性が調節された受動素子を含む段差部２５付き上
部多層基板１４および下部多層基板１５を作製する。一
対の多層基板１４および１５は、図１に示すように、相
互に段差部２５の空間を補填する形状に予め形成してお
く。ついで、上部多層基板１４および下部多層基板１５
を接合部１６により接合して一体化し、複合化した多層
基板を得る。接合部１６には、有機系または無機系の結
合材を使用できる。上部多層基板１４と下部多層基板１
５との導体配線を電気的に接続すると、回路設計上の自
由度が増す。このように、独立した複数の基板を複合化
すれば、さらに高密度の多層基板が得られる。
路基板の一実施例の断面の構造を示す図である。まず、
実施例１〜実施例３のいずれかと同様の手順により、電
気的特性が調節された受動素子を含む段差部２５付き上
部多層基板１４および下部多層基板１５を作製する。一
対の多層基板１４および１５は、図１に示すように、相
互に段差部２５の空間を補填する形状に予め形成してお
く。ついで、上部多層基板１４および下部多層基板１５
を接合部１６により接合して一体化し、複合化した多層
基板を得る。接合部１６には、有機系または無機系の結
合材を使用できる。上部多層基板１４と下部多層基板１
５との導体配線を電気的に接続すると、回路設計上の自
由度が増す。このように、独立した複数の基板を複合化
すれば、さらに高密度の多層基板が得られる。
【００３８】いずれの実施例の多層回路基板も、小型、
高密度であり、携帯用のカメラ一体型ビデオカメラや移
動通信用電子機器等を構成する電子回路基板として有効
使用できる。
高密度であり、携帯用のカメラ一体型ビデオカメラや移
動通信用電子機器等を構成する電子回路基板として有効
使用できる。
【００３９】なお、上記実施例は、説明を単純化するた
めに、受動素子をすべて多層回路基板に内蔵するものと
して説明したが、従来のように受動素子の一部を基板表
面に配置し、残る他の受動素子のすべての部分を本発明
により基板内部に配置する構成を採用してもよいこと
は、明らかであろう。
めに、受動素子をすべて多層回路基板に内蔵するものと
して説明したが、従来のように受動素子の一部を基板表
面に配置し、残る他の受動素子のすべての部分を本発明
により基板内部に配置する構成を採用してもよいこと
は、明らかであろう。
【００４０】
【発明の効果】本発明によれば、セラミック多層基板に
段差部を設け、層間に内蔵された受動素子の一部を露出
させることにより、受動素子の形状を容易にトリミング
できるので、高精度の受動素子を内蔵することが可能と
なり、結果として、セラミックパッケージを小型化し高
密度化したハイブリッド回路が得られる。
段差部を設け、層間に内蔵された受動素子の一部を露出
させることにより、受動素子の形状を容易にトリミング
できるので、高精度の受動素子を内蔵することが可能と
なり、結果として、セラミックパッケージを小型化し高
密度化したハイブリッド回路が得られる。
【図１】本発明による多層回路基板の一実施例の断面の
構造を示す図である。
構造を示す図である。
【図２】本発明による多層回路基板の一実施例に内蔵さ
れた抵抗体近傍の部分断面を示す図である。
れた抵抗体近傍の部分断面を示す図である。
【図３】本発明による誘電性グリーンシートと同材質の
ダミーグリーンシートおよび離型シートを段差部により
形成される空間部に用いる段差部付き多層回路基板の熱
プレス積層工程における断面を示す図である。
ダミーグリーンシートおよび離型シートを段差部により
形成される空間部に用いる段差部付き多層回路基板の熱
プレス積層工程における断面を示す図である。
【図４】本実施例による受動素子としてコンデンサを形
成した多層回路基板の段差部の部分を拡大した平面図で
ある。
成した多層回路基板の段差部の部分を拡大した平面図で
ある。
１１ 電極 １２ 抵抗体 １４ 上部多層基板 １５ 下部多層基板 １６ 接合部 １７ コンデンサ ２１ 電極 ２２ 抵抗体 ２３ トリミング部 ２４ 誘電体層 ２５ 段差部 ２８ 保護被膜 ３１ ダミーグリーンシート ３２ 離型シート ３３ 上金型 ３４ 下金型 ４１ 電極 ４３ トリミング部 ４４ 誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神村 典孝 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 浅井 忠道 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (17)
- 【請求項１】 膜状受動素子が複数の基板の層間に配置
され導体材料により電気的に接続されてなる多層回路基
板において、 前記基板が、段差部を有し、 前記受動素子が、前記段差部に露出するトリミング対象
部分を含むことを特徴とする多層回路基板。 - 【請求項２】 膜状受動素子が複数の基板の層間に配置
され導体材料により電気的に接続されてなる多層回路基
板において、 前記基板が、段差部を有し、 前記受動素子が、前記段差部に露出するトリミング対象
部分を含み、 前記受動素子のトリミング後に前記露出部分に形成され
る保護被膜を備えたことを特徴とする多層回路基板。 - 【請求項３】 膜状受動素子が複数の基板の層間に配置
され導体材料により電気的に接続されてなる多層回路基
板において、 前記基板が、段差部を有し、 前記受動素子が、前記段差部に露出するトリミング対象
部分を含み、 前記受動素子の露出部分にトリミング前に形成される保
護被膜を備えたことを特徴とする多層回路基板。 - 【請求項４】 請求項２または３に記載の多層回路基板
において、 前記保護被膜が、６００℃より低い温度で焼成された膜
であることを特徴とする多層回路基板。 - 【請求項５】 請求項１ないし４のいずれか一項に記載
の多層回路基板において、 少なくとも２枚の基板表面に形成される前記段差部が、
相互に嵌め合わせられる凹凸の対になる形状を有するこ
とを特徴とする多層回路基板。 - 【請求項６】 請求項１ないし５のいずれか一項に記載
の多層回路基板において、 前記受動素子の一部が基板表面に配置され、残る他の受
動素子のすべての部分が基板内部に配置されることを特
徴とする多層回路基板。 - 【請求項７】 請求項１ないし６のいずれか一項に記載
の多層回路基板において、 前記受動素子を電気的に接続する配線用導体材料が、
金，銀，白金，銅，パラジウムまたはこれらの合金から
なることを特徴とする多層回路基板。 - 【請求項８】 請求項１ないし７のいずれか一項に記載
の多層回路基板において、 前記受動素子の少なくとも一部が、抵抗体であることを
特徴とする多層回路基板。 - 【請求項９】 請求項１ないし７のいずれか一項に記載
の多層回路基板において、 前記受動素子の少なくとも一部が、コンデンサであるこ
とを特徴とする多層回路基板。 - 【請求項１０】 請求項１ないし９のいずれか一項に記
載の多層回路基板を構成部材として含むことを特徴とす
る一体型ビデオカメラ。 - 【請求項１１】 請求項１ないし９のいずれか一項に記
載の多層回路基板を構成部材として含むことを特徴とす
る移動通信用電子機器。 - 【請求項１２】 膜状受動素子を複数の基板の層間に配
置し導体材料により電気的に接続し多層回路基板を製造
する方法において、 前記基板に段差部を設け、 当該段差部に前記受動素子のトリミング対象部分を露出
させ、 前記受動素子の露出部を形状トリミングすることを特徴
とする多層回路基板の製造方法。 - 【請求項１３】 膜状受動素子を複数の基板の層間に配
置し導体材料により電気的に接続し多層回路基板を製造
する方法において、 前記基板に段差部を設け、 当該段差部に前記受動素子のトリミング対象部分を露出
させ、 前記受動素子を露出部を形状トリミングし、 トリミング後に前記露出部分を保護被膜で被覆すること
を特徴とする多層回路基板の製造方法。 - 【請求項１４】 膜状受動素子を複数の基板の層間に配
置し導体材料により電気的に接続し多層回路基板を製造
する方法において、 前記基板に段差部を設け、 当該段差部に前記受動素子のトリミング対象部分を露出
させ、 前記受動素子の露出部分を保護被膜で被覆し、 前記受動素子を保護被膜の上から形状トリミングするこ
とを特徴とする多層回路基板の製造方法。 - 【請求項１５】 膜状受動素子を複数の基板の層間に配
置し導体材料により電気的に接続し多層回路基板を製造
する方法において、 前記基板に段差部を設け、 当該段差部に前記受動素子のトリミング対象部分を露出
させ、 前記受動素子の露出部分を保護被膜で被覆し、 前記受動素子を保護被膜の上から形状トリミングし、 当該トリミング部分をさらに保護被膜で被覆することを
特徴とする多層回路基板の製造方法。 - 【請求項１６】 請求項１２ないし１５のいずれか一項
に記載の多層回路基板の製造方法において、 前記形状トリミングが、レーザービームによるトリミン
グであることを特徴とする多層回路基板の製造方法。 - 【請求項１７】 請求項１２ないし１６のいずれか一項
に記載の多層回路基板の製造方法において、 個別に焼成された複数の前記多層回路基板を接合して合
体し、全体の多層回路基板を構成することを特徴とする
多層回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30762391A JPH05144975A (ja) | 1991-11-22 | 1991-11-22 | 多層回路基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30762391A JPH05144975A (ja) | 1991-11-22 | 1991-11-22 | 多層回路基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144975A true JPH05144975A (ja) | 1993-06-11 |
Family
ID=17971264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30762391A Pending JPH05144975A (ja) | 1991-11-22 | 1991-11-22 | 多層回路基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431179B1 (ko) * | 2001-12-04 | 2004-05-12 | 삼성전기주식회사 | 온도보상 수정발진기 및 그 출력주파수조정방법 |
-
1991
- 1991-11-22 JP JP30762391A patent/JPH05144975A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431179B1 (ko) * | 2001-12-04 | 2004-05-12 | 삼성전기주식회사 | 온도보상 수정발진기 및 그 출력주파수조정방법 |
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