JPH05143475A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH05143475A JPH05143475A JP3307307A JP30730791A JPH05143475A JP H05143475 A JPH05143475 A JP H05143475A JP 3307307 A JP3307307 A JP 3307307A JP 30730791 A JP30730791 A JP 30730791A JP H05143475 A JPH05143475 A JP H05143475A
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Abstract
(57)【要約】
【目的】 ＲＡＭ部に記憶した画像データを映像信号と
して出力するためにシリアル出力ポートを具備したメモ
リを試験するメモリ試験装置において、リード転送時或
はライト転送時に発生させる期待値パターンを簡単に発
生させることができるメモリ試験装置を構成する。 【構成】 被試験メモリと同等に動作するエミュレータ
を設け、エミュレータに被試験メモリに書込むデータと
同じデータを書込み、リード転送又はライト転送を実行
し、エミュレータから期待値信号を生成させるように構
成する。
して出力するためにシリアル出力ポートを具備したメモ
リを試験するメモリ試験装置において、リード転送時或
はライト転送時に発生させる期待値パターンを簡単に発
生させることができるメモリ試験装置を構成する。 【構成】 被試験メモリと同等に動作するエミュレータ
を設け、エミュレータに被試験メモリに書込むデータと
同じデータを書込み、リード転送又はライト転送を実行
し、エミュレータから期待値信号を生成させるように構
成する。
Description
【０００１】
【産業上の利用分野】この発明は例えばグラフィック画
面の表示用等として利用するメモリの試験装置に関す
る。
面の表示用等として利用するメモリの試験装置に関す
る。
【０００２】
【従来の技術】画像表示用メモリとして高速書込及び高
速読出が可能なメモリがある。このメモリは図６に示す
ようにランダムアクセスメモリ部１（以下ＲＡＭ部と称
す) と、シリアルメモリ部２（以下ＳＡＭ部と称す) と
を具備し、ＲＡＭ部１とＳＡＭ部２は独立して読み書き
できる外に、図７に示すようにＲＡＭ部１にデータ
Ｄ1 ，Ｄ2 ，Ｄ3 ，…を書込み、データ転送サイクルで
ＲＡＭ部１に書込まれているデータＤ1 ，Ｄ2 ，Ｄ3 ，
…をＳＡＭ部２に転送し、この転送されたデータＤ1 ，
Ｄ2 ，Ｄ3 ，…をＳＡＭ部２からシリアルに高速で読出
す動作（以下これをリード転送動作と称す) と、図８に
示すようにＳＡＭ部２に高速でシリアルデータＤ1 ，Ｄ
2 ，Ｄ3 ，…を取込み、この高速で取込んだシリアルデ
ータＤ1 ，Ｄ2 ，Ｄ3 ，…をＲＡＭ部１にパラレルに転
送してＲＡＭ部１の任意のアドレスに書込み、ＲＡＭ部
１からデータＤ1 ，Ｄ2 ，Ｄ3 ，…を読出す動作（以下
これをライト転送機能と称す) を行なうことができる。
この種のメモリは更に複雑な動作を行なうことができる
が、この発明と直接関係のない機能であるから、ここで
はその説明は省略する。
速読出が可能なメモリがある。このメモリは図６に示す
ようにランダムアクセスメモリ部１（以下ＲＡＭ部と称
す) と、シリアルメモリ部２（以下ＳＡＭ部と称す) と
を具備し、ＲＡＭ部１とＳＡＭ部２は独立して読み書き
できる外に、図７に示すようにＲＡＭ部１にデータ
Ｄ1 ，Ｄ2 ，Ｄ3 ，…を書込み、データ転送サイクルで
ＲＡＭ部１に書込まれているデータＤ1 ，Ｄ2 ，Ｄ3 ，
…をＳＡＭ部２に転送し、この転送されたデータＤ1 ，
Ｄ2 ，Ｄ3 ，…をＳＡＭ部２からシリアルに高速で読出
す動作（以下これをリード転送動作と称す) と、図８に
示すようにＳＡＭ部２に高速でシリアルデータＤ1 ，Ｄ
2 ，Ｄ3 ，…を取込み、この高速で取込んだシリアルデ
ータＤ1 ，Ｄ2 ，Ｄ3 ，…をＲＡＭ部１にパラレルに転
送してＲＡＭ部１の任意のアドレスに書込み、ＲＡＭ部
１からデータＤ1 ，Ｄ2 ，Ｄ3 ，…を読出す動作（以下
これをライト転送機能と称す) を行なうことができる。
この種のメモリは更に複雑な動作を行なうことができる
が、この発明と直接関係のない機能であるから、ここで
はその説明は省略する。
【０００３】図９に従来のこの種メモリを試験する試験
装置の概略の構成を示す。図中ＭＵＴは被試験メモリを
示す。被試験メモリＭＵＴは上述したようにＲＡＭ部１
とＳＡＭ部２とを有している。ＲＡＭ部１に対してメイ
ンタイミング発生器１１、メインパターン発生器１２及
びメイン論理比較器１３とが設けられる。
装置の概略の構成を示す。図中ＭＵＴは被試験メモリを
示す。被試験メモリＭＵＴは上述したようにＲＡＭ部１
とＳＡＭ部２とを有している。ＲＡＭ部１に対してメイ
ンタイミング発生器１１、メインパターン発生器１２及
びメイン論理比較器１３とが設けられる。
【０００４】メインタイミング発生器１１はタイミング
信号ＴA ，ＴB を出力し、タイミング信号ＴA をメイン
パターン発生器１２に入力し、メインパターン発生器１
２からメインパターン信号ＰA とメイン期待値信号ＰB
を出力する。メインパターン信号ＰAはＲＡＭ部１に入
力される。ＲＡＭ部１に入力された試験パターン信号は
リード転送動作によりＳＡＭ部２に転送され、ＳＡＭ部
２からシリアルに読出されてサブ論理比較器２３に入力
される。サブ論理比較器２３にはサブパターン発生器２
２からサブ期待値信号ＰD が入力され、このサブ期待値
信号ＰD とＳＡＭ部２からシリアルに読出されたデータ
とが論理比較される。
信号ＴA ，ＴB を出力し、タイミング信号ＴA をメイン
パターン発生器１２に入力し、メインパターン発生器１
２からメインパターン信号ＰA とメイン期待値信号ＰB
を出力する。メインパターン信号ＰAはＲＡＭ部１に入
力される。ＲＡＭ部１に入力された試験パターン信号は
リード転送動作によりＳＡＭ部２に転送され、ＳＡＭ部
２からシリアルに読出されてサブ論理比較器２３に入力
される。サブ論理比較器２３にはサブパターン発生器２
２からサブ期待値信号ＰD が入力され、このサブ期待値
信号ＰD とＳＡＭ部２からシリアルに読出されたデータ
とが論理比較される。
【０００５】一方ライト転送動作の試験時にはサブパタ
ーン発生器２２からサブパターン信号Ｐc を出力させ、
このサブパターン信号Ｐc をＳＡＭ部２に書込む。ＳＡ
Ｍ部２に書込まれたサブパターン信号Ｐc はライト転送
動作によりＲＡＭ部１に転送され、ＲＡＭ部１から読出
されてメイン論理比較器１３に入力される。このときメ
イン論理比較器１３にはメインパターン発生器１２から
メイン期待値信号ＰB が与えられ、このメイン期待値信
号ＰB とＲＡＭ部１から読出されたデータとが論理比較
される。
ーン発生器２２からサブパターン信号Ｐc を出力させ、
このサブパターン信号Ｐc をＳＡＭ部２に書込む。ＳＡ
Ｍ部２に書込まれたサブパターン信号Ｐc はライト転送
動作によりＲＡＭ部１に転送され、ＲＡＭ部１から読出
されてメイン論理比較器１３に入力される。このときメ
イン論理比較器１３にはメインパターン発生器１２から
メイン期待値信号ＰB が与えられ、このメイン期待値信
号ＰB とＲＡＭ部１から読出されたデータとが論理比較
される。
【０００６】
【発明が解決しようとする課題】上述したように、従来
はリード転送動作を試験するにはメインパターン発生器
１２から被試験メモリＭＵＴのＲＡＭ部１に書込んだメ
インパターン信号に基づいてサブパターン発生器２２か
らサブ期待値信号ＰD を発生させなくてはならない。ま
たライト転送動作を試験するにはサブパターン発生器２
２から被試験メモリＭＵＴのＳＡＭ部２に書込んだサブ
パターン信号に基づいてメインパターン発生器１２から
メイン期待値信号ＰB を発生させなくてはならない。こ
れはＲＡＭ部とＳＡＭ部を異なるタイミング（非同期）
でも試験を可能にするためである。
はリード転送動作を試験するにはメインパターン発生器
１２から被試験メモリＭＵＴのＲＡＭ部１に書込んだメ
インパターン信号に基づいてサブパターン発生器２２か
らサブ期待値信号ＰD を発生させなくてはならない。ま
たライト転送動作を試験するにはサブパターン発生器２
２から被試験メモリＭＵＴのＳＡＭ部２に書込んだサブ
パターン信号に基づいてメインパターン発生器１２から
メイン期待値信号ＰB を発生させなくてはならない。こ
れはＲＡＭ部とＳＡＭ部を異なるタイミング（非同期）
でも試験を可能にするためである。
【０００７】メインパターン発生器１２とサブパターン
発生器２２との間には、信号の授受を行なう手段がない
から、サブパターン発生器２２は独自にメインパターン
発生器１２から出力されるメインパターン信号ＰA に合
致したサブ期待値信号ＰD を発生しなければならない。
つまりメインパターン信号ＰA として何を出力したかを
考慮してサブ期待値信号ＰDを発生させなくてはならな
い。このためにサブパターン発生器２２からサブ期待値
信号ＰD を発生させるためのプログラムの作成が面倒な
ものとなっている。
発生器２２との間には、信号の授受を行なう手段がない
から、サブパターン発生器２２は独自にメインパターン
発生器１２から出力されるメインパターン信号ＰA に合
致したサブ期待値信号ＰD を発生しなければならない。
つまりメインパターン信号ＰA として何を出力したかを
考慮してサブ期待値信号ＰDを発生させなくてはならな
い。このためにサブパターン発生器２２からサブ期待値
信号ＰD を発生させるためのプログラムの作成が面倒な
ものとなっている。
【０００８】また逆にライト転送動作を試験する場合は
サブパターン発生器２２からサブパターン信号Ｐc をＳ
ＡＭ部２に書込むと共に、ＳＡＭ部２からＲＡＭ部１に
サブパターン信号Ｐc を転送し、ＲＡＭ部１の任意のア
ドレス（この書込アドレスはメインパターン発生器１２
から与えられる) にサブパターン信号Ｐc を書込と共
に、このサブパターン信号Ｐc を読出してメイン論理比
較器１３に入力し、メイン論理比較器１３でメインパタ
ーン発生器１２から出力されるメイン期待値信号ＰB と
比較する。
サブパターン発生器２２からサブパターン信号Ｐc をＳ
ＡＭ部２に書込むと共に、ＳＡＭ部２からＲＡＭ部１に
サブパターン信号Ｐc を転送し、ＲＡＭ部１の任意のア
ドレス（この書込アドレスはメインパターン発生器１２
から与えられる) にサブパターン信号Ｐc を書込と共
に、このサブパターン信号Ｐc を読出してメイン論理比
較器１３に入力し、メイン論理比較器１３でメインパタ
ーン発生器１２から出力されるメイン期待値信号ＰB と
比較する。
【０００９】従ってこの場合もメインパターン発生器１
２はサブパターン発生器２２が出力したサブパターン信
号Ｐc の内容を考慮してメイン期待値信号ＰB を発生し
なければならないから、このメイン期待値信号ＰBを発
生させるためのプログラムの作成も面倒である。このよ
うに従来はリード転送試験とライト転送試験に使う期待
値信号を発生させるプログラムの作成が面倒で、そのプ
ログラムの作成に要する手間と、時間は大きい。
２はサブパターン発生器２２が出力したサブパターン信
号Ｐc の内容を考慮してメイン期待値信号ＰB を発生し
なければならないから、このメイン期待値信号ＰBを発
生させるためのプログラムの作成も面倒である。このよ
うに従来はリード転送試験とライト転送試験に使う期待
値信号を発生させるプログラムの作成が面倒で、そのプ
ログラムの作成に要する手間と、時間は大きい。
【００１０】
【課題を解決するための手段】この発明では被試験メモ
リのＲＡＭ部と同等の容量を複数のメモリによって構成
したＲＡＭバッファメモリと、被試験メモリのＳＡＭ部
の整数分の１の容量を持つＳＡＭバッファメモリとによ
って被試験メモリと同等に動作するエミュレータを構成
し、被試験メモリのリード転送動作中、又はライト転送
動作中にＲＡＭバッファメモリを複数回アクセスし、１
転送サイクルで被試験メモリがＳＡＭ部に送るデータ量
又はＳＡＭ部からＲＡＭ部に送るデータ量と同等のデー
タ量を複数回のデータ転送で送りきる事により、常に被
試験メモリの状態と同等の状態を保ち、被試験メモリと
同様に非同期でＲＡＭバッファメモリからメイン期待値
信号を、またＳＡＭバッファメモリからサブ期待値信号
を発生させるように構成したものである。
リのＲＡＭ部と同等の容量を複数のメモリによって構成
したＲＡＭバッファメモリと、被試験メモリのＳＡＭ部
の整数分の１の容量を持つＳＡＭバッファメモリとによ
って被試験メモリと同等に動作するエミュレータを構成
し、被試験メモリのリード転送動作中、又はライト転送
動作中にＲＡＭバッファメモリを複数回アクセスし、１
転送サイクルで被試験メモリがＳＡＭ部に送るデータ量
又はＳＡＭ部からＲＡＭ部に送るデータ量と同等のデー
タ量を複数回のデータ転送で送りきる事により、常に被
試験メモリの状態と同等の状態を保ち、被試験メモリと
同様に非同期でＲＡＭバッファメモリからメイン期待値
信号を、またＳＡＭバッファメモリからサブ期待値信号
を発生させるように構成したものである。
【００１１】この発明の構成によれば期待値信号はエミ
ュレータが発生するから、メインパターン発生器及びサ
ブパターン発生器はそれぞれ試験パターンだけを発生す
ればよい。従ってパターン発生器において期待値信号に
関わるプログラムは簡素化され、その作成を容易に行な
うことができる利点が得られる。
ュレータが発生するから、メインパターン発生器及びサ
ブパターン発生器はそれぞれ試験パターンだけを発生す
ればよい。従ってパターン発生器において期待値信号に
関わるプログラムは簡素化され、その作成を容易に行な
うことができる利点が得られる。
【００１２】
【実施例】図１にこの発明の一実施例を示す。この発明
では被試験メモリＭＵＴと同等に動作するエミュレータ
ＥＭＬを設ける。エミュレータＥＭＬは被試験メモリＭ
ＵＴのＲＡＭ部１と同等のメモリ容量を具備した疑似Ｒ
ＡＭ部３１と、被試験メモリＭＵＴのＳＡＭ部２の容量
の整数分の１の容量を持った疑似ＳＡＭ部３２とによっ
て構成される。疑似ＲＡＭ部３１と疑似ＳＡＭ部３２と
の間で被試験メモリＭＵＴと同様にリード転送動作及び
ライト転送動作を可能とする。
では被試験メモリＭＵＴと同等に動作するエミュレータ
ＥＭＬを設ける。エミュレータＥＭＬは被試験メモリＭ
ＵＴのＲＡＭ部１と同等のメモリ容量を具備した疑似Ｒ
ＡＭ部３１と、被試験メモリＭＵＴのＳＡＭ部２の容量
の整数分の１の容量を持った疑似ＳＡＭ部３２とによっ
て構成される。疑似ＲＡＭ部３１と疑似ＳＡＭ部３２と
の間で被試験メモリＭＵＴと同様にリード転送動作及び
ライト転送動作を可能とする。
【００１３】つまり被試験メモリＭＵＴのＲＡＭ部１に
メインパターン発生器１２からメインパターン信号ＰA
を書込むとき、疑似ＲＡＭ部３１にもメインパターン信
号Ｐ A を書込む。被試験メモリＭＵＴにおいて、リード
転送動作があると、このリード転送動作に連動してエミ
ュレータＥＭＬ側でも疑似ＲＡＭ部３１から疑似ＳＡＭ
部３２にデータの転送が実行される。
メインパターン発生器１２からメインパターン信号ＰA
を書込むとき、疑似ＲＡＭ部３１にもメインパターン信
号Ｐ A を書込む。被試験メモリＭＵＴにおいて、リード
転送動作があると、このリード転送動作に連動してエミ
ュレータＥＭＬ側でも疑似ＲＡＭ部３１から疑似ＳＡＭ
部３２にデータの転送が実行される。
【００１４】疑似ＳＡＭ部３２に転送されたデータはシ
リアルに読出されサブ論理比較器２３にサブ期待値信号
ＰD として与えられ、被試験メモリＭＵＴのＳＡＭ部２
から読出されるシリアル信号と比較される。この比較動
作によってリード転送動作の良否が試験される。一方被
試験メモリＭＵＴのＳＡＭ部２にサブパターン発生器２
２からサブパターン信号Ｐc を書込むとき、このサブパ
ターン信号Ｐc を疑似ＳＡＭ部３２にも書込む。被試験
メモリＭＵＴにおいてライト転送動作があると、このラ
イト転送動作に連動してエミュレータＥＭＬ側でも疑似
ＳＡＭ部３２から疑似ＲＡＭ部３１にデータの転送が実
行される。疑似ＲＡＭ部３１に転送されたデータは疑似
ＲＡＭ部３１から読出され、メイン期待値信号ＴB とし
てメイン論理比較器１３に与えられる。
リアルに読出されサブ論理比較器２３にサブ期待値信号
ＰD として与えられ、被試験メモリＭＵＴのＳＡＭ部２
から読出されるシリアル信号と比較される。この比較動
作によってリード転送動作の良否が試験される。一方被
試験メモリＭＵＴのＳＡＭ部２にサブパターン発生器２
２からサブパターン信号Ｐc を書込むとき、このサブパ
ターン信号Ｐc を疑似ＳＡＭ部３２にも書込む。被試験
メモリＭＵＴにおいてライト転送動作があると、このラ
イト転送動作に連動してエミュレータＥＭＬ側でも疑似
ＳＡＭ部３２から疑似ＲＡＭ部３１にデータの転送が実
行される。疑似ＲＡＭ部３１に転送されたデータは疑似
ＲＡＭ部３１から読出され、メイン期待値信号ＴB とし
てメイン論理比較器１３に与えられる。
【００１５】このように、この発明によれば期待値信号
ＴB ，ＴD をそれぞれエミュレータＥＭＬから発生させ
るから、メインパターン発生器１２及びサブパターン発
生器２２で期待値信号を発生させる必要がない。従って
この発明によればメインパターン発生器１２及びサブパ
ターン発生器２２は期待値信号を発生しなくて済むた
め、そのプログラムの作成は容易となり、プログラムの
作成を簡素化することができる利点が得られる。
ＴB ，ＴD をそれぞれエミュレータＥＭＬから発生させ
るから、メインパターン発生器１２及びサブパターン発
生器２２で期待値信号を発生させる必要がない。従って
この発明によればメインパターン発生器１２及びサブパ
ターン発生器２２は期待値信号を発生しなくて済むた
め、そのプログラムの作成は容易となり、プログラムの
作成を簡素化することができる利点が得られる。
【００１６】ところで被試験メモリＭＵＴとしてはリー
ド転送動作時又はライト転送動作時に一度に転送するデ
ータ量は、例えば２５６Ｋワード×４ビットのメモリの
場合ロウアドレス９ビット、カラムアドレス９ビットと
すると一度に転送されるデータは１ロウアドレス分なの
で５１２ワード×４ビット＝２０４８ビットのデータを
一度に転送する事が可能である。（以後この被試験メモ
リＭＵＴの例で説明する）。このことは被試験メモリＭ
ＵＴの内部に多ビット（２０４８本) のデータバスが存
在することを意味する。
ド転送動作時又はライト転送動作時に一度に転送するデ
ータ量は、例えば２５６Ｋワード×４ビットのメモリの
場合ロウアドレス９ビット、カラムアドレス９ビットと
すると一度に転送されるデータは１ロウアドレス分なの
で５１２ワード×４ビット＝２０４８ビットのデータを
一度に転送する事が可能である。（以後この被試験メモ
リＭＵＴの例で説明する）。このことは被試験メモリＭ
ＵＴの内部に多ビット（２０４８本) のデータバスが存
在することを意味する。
【００１７】エミュレータＥＭＬにおいてこのような多
ビットの一括転送を実現するには回路規模の増大をうな
がし、実現はむずかしく、たとえ実現しても非常に高価
なものとなってしまう。このための発明ではエミュレー
タＥＭＬでは多ビットのデータを整数分の１のビット容
量に分割し、分割したデータを時分割して転送させ、回
路規模を減縮して構成しようとするものである。
ビットの一括転送を実現するには回路規模の増大をうな
がし、実現はむずかしく、たとえ実現しても非常に高価
なものとなってしまう。このための発明ではエミュレー
タＥＭＬでは多ビットのデータを整数分の１のビット容
量に分割し、分割したデータを時分割して転送させ、回
路規模を減縮して構成しようとするものである。
【００１８】このための構成を図２乃至図５を使って説
明する。疑似ＲＡＭ部３１は図２に示すようにアドレス
セレクタ３１Ａと、アドレスコントローラ３１Ｂと、Ｒ
ＡＭバッファメモリ３１Ｃと、リードデータフォーマッ
タ３１Ｄと、ライトデータフォーマッタ３１Ｆと、マル
チプレクサ３１Ｇと、ＲＡＭコントローラ３１Ｈとによ
って構成される。
明する。疑似ＲＡＭ部３１は図２に示すようにアドレス
セレクタ３１Ａと、アドレスコントローラ３１Ｂと、Ｒ
ＡＭバッファメモリ３１Ｃと、リードデータフォーマッ
タ３１Ｄと、ライトデータフォーマッタ３１Ｆと、マル
チプレクサ３１Ｇと、ＲＡＭコントローラ３１Ｈとによ
って構成される。
【００１９】この実施例では２０４８（５１２ワード×
４ビット）ビットを８分割し、２５６（６４ワード×４
ビット）ビットのデータを８回に分けて転送して被試験
メモリＭＵＴと同等の転送動作を行なわせるように構成
した場合を説明する。このためにＲＡＭバッファメモリ
３１Ｃは２５６ビットを１度にアクセスできる複数のメ
モリによって構成する。つまりカラムアドレス領域を８
等分し、１ロウアドレス分のデータを８回に分割して読
出及び書込を行なうように構成する。このためにアドレ
スコントローラ３１Ｂが設けられ、このアドレスコント
ローラ３１Ｂによって分割転送動作時のアドレス制御が
実行される。ＲＡＭコントローラ３１Ｈはエミュレータ
ＥＭＬの全体を制御し、メインパターン発生器１２から
転送命令が出される毎にエミュレータＥＭＬの動作サイ
クルを図３に示すように８分割する。
４ビット）ビットを８分割し、２５６（６４ワード×４
ビット）ビットのデータを８回に分けて転送して被試験
メモリＭＵＴと同等の転送動作を行なわせるように構成
した場合を説明する。このためにＲＡＭバッファメモリ
３１Ｃは２５６ビットを１度にアクセスできる複数のメ
モリによって構成する。つまりカラムアドレス領域を８
等分し、１ロウアドレス分のデータを８回に分割して読
出及び書込を行なうように構成する。このためにアドレ
スコントローラ３１Ｂが設けられ、このアドレスコント
ローラ３１Ｂによって分割転送動作時のアドレス制御が
実行される。ＲＡＭコントローラ３１Ｈはエミュレータ
ＥＭＬの全体を制御し、メインパターン発生器１２から
転送命令が出される毎にエミュレータＥＭＬの動作サイ
クルを図３に示すように８分割する。
【００２０】アドレスセレクタ３１Ａはメインパターン
発生器１２から与えられるアドレス信号を図４に示すよ
うなフォーマットに並べ換え、ＲＡＭバッファメモリ３
１Ｃをアクセスするアドレスとしてアドレスコントロー
ラ３１Ｂに送り、カラムアドレス分はＳＡＭコントロー
ラ３２Ｅに送られる。ＳＡＭコントローラ３２ＥにはＳ
ＡＭアドレスポインタＳＡＰが設けられ、このＳＡＭア
ドレスポインタＳＡＰに転送命令が来たときロードされ
る。
発生器１２から与えられるアドレス信号を図４に示すよ
うなフォーマットに並べ換え、ＲＡＭバッファメモリ３
１Ｃをアクセスするアドレスとしてアドレスコントロー
ラ３１Ｂに送り、カラムアドレス分はＳＡＭコントロー
ラ３２Ｅに送られる。ＳＡＭコントローラ３２ＥにはＳ
ＡＭアドレスポインタＳＡＰが設けられ、このＳＡＭア
ドレスポインタＳＡＰに転送命令が来たときロードされ
る。
【００２１】ＳＡＭバッファメモリ３２Ｃは図５に示す
ように５１２（６４×８）ワード×４ビット＝２０４８
ビットのメモリＡと、５１２（６４×８）ワード×１ビ
ット＝５１２ビットのメモリＢとで構成され、メモリ
Ａ，Ｂ共ＲＡＭバッファメモリとのデータ転送時には６
４ワード方向も一度にアクセス可能で各々メモリＡは転
送すべきデータ又は転送されてきたデータを格納し、メ
モリＢはライト転送時にデータをＲＡＭバッファメモリ
３１Ｃに書込むか否かを決めるフラグを格納する。
ように５１２（６４×８）ワード×４ビット＝２０４８
ビットのメモリＡと、５１２（６４×８）ワード×１ビ
ット＝５１２ビットのメモリＢとで構成され、メモリ
Ａ，Ｂ共ＲＡＭバッファメモリとのデータ転送時には６
４ワード方向も一度にアクセス可能で各々メモリＡは転
送すべきデータ又は転送されてきたデータを格納し、メ
モリＢはライト転送時にデータをＲＡＭバッファメモリ
３１Ｃに書込むか否かを決めるフラグを格納する。
【００２２】リード転送動作は以下のようにして行なわ
れる。メインパターン発生器１２からリード転送命令が
出されると、ＲＡＭコントローラ３１Ｈはその命令サイ
クルだけエミュレータＥＭＬのサイクルを８分割し、各
サイクルでロウアドレスと８分割されたカラムアドレス
によってアクセスされる全メモリから２５６ビットのデ
ータを読出し、この２５６ビットのデータを疑似ＳＡＭ
部３２に転送する。ＲＡＭコントローラ３１Ｈには３ビ
ットのカウンタが用意されており、このカウンタが＃０
〜＃７へ順次インクリメントし、図４に示す転送ブロッ
クアドレスにわりこむことによりカラムアドレスが８分
割されて順に進められる。カラムアドレスの歩進に従っ
て１ロウアドレス分のデータが８回に分けられて疑似Ｓ
ＡＭ部３２に送られる。
れる。メインパターン発生器１２からリード転送命令が
出されると、ＲＡＭコントローラ３１Ｈはその命令サイ
クルだけエミュレータＥＭＬのサイクルを８分割し、各
サイクルでロウアドレスと８分割されたカラムアドレス
によってアクセスされる全メモリから２５６ビットのデ
ータを読出し、この２５６ビットのデータを疑似ＳＡＭ
部３２に転送する。ＲＡＭコントローラ３１Ｈには３ビ
ットのカウンタが用意されており、このカウンタが＃０
〜＃７へ順次インクリメントし、図４に示す転送ブロッ
クアドレスにわりこむことによりカラムアドレスが８分
割されて順に進められる。カラムアドレスの歩進に従っ
て１ロウアドレス分のデータが８回に分けられて疑似Ｓ
ＡＭ部３２に送られる。
【００２３】ＲＡＭコントローラ３１Ｈに設けられた３
ビットのカウンタの出力はＳＡＭコントローラ３２Ｅに
送られＳＡＭバッファメモリ３２Ｃのアドレスとして印
加される。ＳＡＭバッファメモリ３２Ｃのリード転送時
のスタートアドレスはＲＡＭバッファメモリ３１Ｃのカ
ラムアドレス分がＳＡＭコントローラ３２Ｅに設けられ
たＳＡＭアドレスポインタＳＡＰにロードされ、サブパ
ターン発生器２２からインクリメント命令が出される毎
にＳＡＭアドレスポインタＳＡＰは＋１のインクリメン
ト動作を行ない、ＳＡＭバッファメモリ３２Ｃからデー
タが読出される。ＳＡＭバッファメモリ３２Ｃから読出
されたデータはリードデータフォーマッタ３２Ｄで被試
験メモリＭＵＴ側のデータの形態にフォーマットし、サ
ブ期待値信号としてサブ論理比較器２３に入力され、被
試験メモリＭＵＴのＳＡＭ部２から出力されるシリアル
信号と比較されリード転送動作の試験が行なわれる。
ビットのカウンタの出力はＳＡＭコントローラ３２Ｅに
送られＳＡＭバッファメモリ３２Ｃのアドレスとして印
加される。ＳＡＭバッファメモリ３２Ｃのリード転送時
のスタートアドレスはＲＡＭバッファメモリ３１Ｃのカ
ラムアドレス分がＳＡＭコントローラ３２Ｅに設けられ
たＳＡＭアドレスポインタＳＡＰにロードされ、サブパ
ターン発生器２２からインクリメント命令が出される毎
にＳＡＭアドレスポインタＳＡＰは＋１のインクリメン
ト動作を行ない、ＳＡＭバッファメモリ３２Ｃからデー
タが読出される。ＳＡＭバッファメモリ３２Ｃから読出
されたデータはリードデータフォーマッタ３２Ｄで被試
験メモリＭＵＴ側のデータの形態にフォーマットし、サ
ブ期待値信号としてサブ論理比較器２３に入力され、被
試験メモリＭＵＴのＳＡＭ部２から出力されるシリアル
信号と比較されリード転送動作の試験が行なわれる。
【００２４】ライト転送動作は次のようにして実行され
る。ライト転送時は１ロウアドレス分（ＳＡＭバッファ
メモリ３２の全データ) を２５６ビットずつに区切って
ＲＡＭバッファメモリ３１Ｃに転送する。ここでサブパ
ターン発生器２２からＳＡＭバッファメモリ３２Ｃにサ
ブパターン信号を書込む際に、ＳＡＭバッファメモリ３
２Ｃのデータを書換えたアドレスにだけフラグメモリＢ
にフラグ「１」をセットする。ＲＡＭバッファメモリ３
１Ｃに２５６ビットずつデータを転送し、ＲＡＭバッフ
ァメモリ３１Ｃにデータを書込むとき、フラグ「１」が
セットされているアドレスのデータだけＲＡＭバッファ
メモリ３１Ｃに書込を行なうことにより、任意のアドレ
スからデータの転送を開始しても正しくデータの転送が
実行され、ＲＡＭバッファメモリ３１Ｃからデータを読
出すことによりメイン期待値信号ＰB を出力することが
できる。
る。ライト転送時は１ロウアドレス分（ＳＡＭバッファ
メモリ３２の全データ) を２５６ビットずつに区切って
ＲＡＭバッファメモリ３１Ｃに転送する。ここでサブパ
ターン発生器２２からＳＡＭバッファメモリ３２Ｃにサ
ブパターン信号を書込む際に、ＳＡＭバッファメモリ３
２Ｃのデータを書換えたアドレスにだけフラグメモリＢ
にフラグ「１」をセットする。ＲＡＭバッファメモリ３
１Ｃに２５６ビットずつデータを転送し、ＲＡＭバッフ
ァメモリ３１Ｃにデータを書込むとき、フラグ「１」が
セットされているアドレスのデータだけＲＡＭバッファ
メモリ３１Ｃに書込を行なうことにより、任意のアドレ
スからデータの転送を開始しても正しくデータの転送が
実行され、ＲＡＭバッファメモリ３１Ｃからデータを読
出すことによりメイン期待値信号ＰB を出力することが
できる。
【００２５】尚、データの転送が終れば疑似ＲＡＭ部３
１及び疑似ＳＡＭ部３２はメインパターン発生器１２及
びサブパターン発生器２２の双方により独立して制御さ
れるので非同期で期待値信号の発生が可能となる。
１及び疑似ＳＡＭ部３２はメインパターン発生器１２及
びサブパターン発生器２２の双方により独立して制御さ
れるので非同期で期待値信号の発生が可能となる。
【００２６】
【発明の効果】以上説明したように、この発明によれば
リード転送動作の試験及びライト転送動作の試験も全て
期待値信号はエミュレータＥＭＬから発生させることが
できる。従ってメインパターン発生器１２及びサブパタ
ーン発生器２２は期待値信号を発生する必要がない。よ
って期待値信号を発生させるプログラムが必要ないため
プログラムの作成を簡素化することができ、プログラム
を安価に作ることができる実益が得られる。
リード転送動作の試験及びライト転送動作の試験も全て
期待値信号はエミュレータＥＭＬから発生させることが
できる。従ってメインパターン発生器１２及びサブパタ
ーン発生器２２は期待値信号を発生する必要がない。よ
って期待値信号を発生させるプログラムが必要ないため
プログラムの作成を簡素化することができ、プログラム
を安価に作ることができる実益が得られる。
【図１】この発明の一実施例を示すブロック図、
【図２】この発明の要部の構造を詳細に説明するための
ブロック図。
ブロック図。
【図３】この発明の動作を説明するためのタイミングチ
ャート。
ャート。
【図４】この発明の動作を説明するための図。
【図５】この発明の実施例に用いるＳＡＭバッファメモ
リの構成を説明するための図。
リの構成を説明するための図。
【図６】被試験メモリの構成を説明するためのブロック
図。
図。
【図７】被試験メモリのリード転送動作を説明するため
の図。
の図。
【図８】被試験メモリのライト転送動作を説明するため
の図。
の図。
【図９】従来の技術を説明するためのブロック図。
【符号の説明】 ＭＵＴ 被試験メモリ １１ メインタイミング発生器 １２ メインパターン発生器 １３ メイン論理比較器 ２２ サブパターン発生器 ２３ サブ論理比較器 ３１ 疑似ＲＡＭ部 ３２ 疑似ＳＡＭ部 ＥＭＬ エミュレータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】画像表示用メモリとして高速書込及び高
速読出が可能なメモリがある。このメモリは図６に示す
ようにランダムアクセスメモリ部１（以下ＲＡＭ部と称
す) と、シリアルアクセスメモリ部２（以下ＳＡＭ部と
称す) とを具備し、ＲＡＭ部１とＳＡＭ部２は独立して
読み書きできる外に、図７に示すようにＲＡＭ部１にデ
ータＤ1 ，Ｄ2 ，Ｄ3，…を書込み、データ転送サイク
ルでＲＡＭ部１に書込まれているデータＤ1 ，Ｄ2 ，Ｄ
3 ，…をＳＡＭ部２に転送し、この転送されたデータＤ
1 ，Ｄ2 ，Ｄ3 ，…をＳＡＭ部２からシリアルに高速で
読出す動作（以下これをリード転送動作と称す) と、図
８に示すようにＳＡＭ部２に高速でシリアルデータ
Ｄ1 ，Ｄ2 ，Ｄ3 ，…を取込み、この高速で取込んだシ
リアルデータＤ 1 ，Ｄ2 ，Ｄ3 ，…をＲＡＭ部１にパラ
レルに転送してＲＡＭ部１の任意のアドレスに書込み、
ＲＡＭ部１からデータＤ1 ，Ｄ2 ，Ｄ3 ，…を読出す動
作（以下これをライト転送機能と称す) を行なうことが
できる。この種のメモリは更に複雑な動作を行なうこと
ができるが、この発明と直接関係のない機能であるか
ら、ここではその説明は省略する。
速読出が可能なメモリがある。このメモリは図６に示す
ようにランダムアクセスメモリ部１（以下ＲＡＭ部と称
す) と、シリアルアクセスメモリ部２（以下ＳＡＭ部と
称す) とを具備し、ＲＡＭ部１とＳＡＭ部２は独立して
読み書きできる外に、図７に示すようにＲＡＭ部１にデ
ータＤ1 ，Ｄ2 ，Ｄ3，…を書込み、データ転送サイク
ルでＲＡＭ部１に書込まれているデータＤ1 ，Ｄ2 ，Ｄ
3 ，…をＳＡＭ部２に転送し、この転送されたデータＤ
1 ，Ｄ2 ，Ｄ3 ，…をＳＡＭ部２からシリアルに高速で
読出す動作（以下これをリード転送動作と称す) と、図
８に示すようにＳＡＭ部２に高速でシリアルデータ
Ｄ1 ，Ｄ2 ，Ｄ3 ，…を取込み、この高速で取込んだシ
リアルデータＤ 1 ，Ｄ2 ，Ｄ3 ，…をＲＡＭ部１にパラ
レルに転送してＲＡＭ部１の任意のアドレスに書込み、
ＲＡＭ部１からデータＤ1 ，Ｄ2 ，Ｄ3 ，…を読出す動
作（以下これをライト転送機能と称す) を行なうことが
できる。この種のメモリは更に複雑な動作を行なうこと
ができるが、この発明と直接関係のない機能であるか
ら、ここではその説明は省略する。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３５０ 9290−5Ｂ Ｇ１１Ｃ 29/00 ３０３ Ｅ 9288−5Ｌ
Claims (1)
- 【請求項１】 ランダムアクセスが可能なＲＡＭ部と、
このＲＡＭ部に書込まれた一部のデータが転送され、こ
の転送されたデータを逐次シリアルデータとして高速度
に読出すことができ、また高速度シリアルデータを外部
から取込むことができ、この取込んだシリアルデータを
一度に上記ＲＡＭ部に転送し、ＲＡＭ部に記憶すること
が可能なＳＡＭ部とを具備したメモリを試験するメモリ
試験装置において、 被試験メモリのＲＡＭ部と同等の容量を複数のメモリに
よって構成したＲＡＭバッファメモリと、被試験メモリ
のＳＡＭ部の整数分の１の容量を持つＳＡＭバッファメ
モリとによって被試験メモリと同等に動作するエミュレ
ータを構成し、被試験メモリのリード転送動作中、又は
ライト転送動作中に上記ＲＡＭバッファメモリを複数回
アクセスし、１転送サイクルで被試験メモリがＳＡＭ部
に送るデータ量又はＳＡＭ部からＲＡＭ部に送るデータ
量と同等のデータ量を転送し、常に被試験メモリの状態
と同等の状態を保ち、被試験メモリと同様に非同期でＲ
ＡＭバッファメモリからメイン期待値信号を、またＳＡ
Ｍバッファメモリからサブ期待値信号を発生させるよう
に構成して成るメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03307307A JP3141897B2 (ja) | 1991-11-22 | 1991-11-22 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03307307A JP3141897B2 (ja) | 1991-11-22 | 1991-11-22 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143475A true JPH05143475A (ja) | 1993-06-11 |
| JP3141897B2 JP3141897B2 (ja) | 2001-03-07 |
Family
ID=17967577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03307307A Expired - Fee Related JP3141897B2 (ja) | 1991-11-22 | 1991-11-22 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141897B2 (ja) |
-
1991
- 1991-11-22 JP JP03307307A patent/JP3141897B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141897B2 (ja) | 2001-03-07 |
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