JPH05136428A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH05136428A JPH05136428A JP3292874A JP29287491A JPH05136428A JP H05136428 A JPH05136428 A JP H05136428A JP 3292874 A JP3292874 A JP 3292874A JP 29287491 A JP29287491 A JP 29287491A JP H05136428 A JPH05136428 A JP H05136428A
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- insulating film
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- voltage
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Abstract
(57)【要約】
【目的】 半導体不揮発性メモリにおいて、絶縁膜のキ
ャリア蓄積を低減し、書き込み・読出しの回数を増加さ
せること 【構成】 メモリは、Ｐ型シリコン基板(10)の表面部に
設けられたドレイン(12)と、基板(10)とドレイン(12)の
表面上に設けられた第１絶縁膜(14)と、膜(14)上に設け
られた浮遊ゲート電極(16)と、電極(16)上に設けられた
第２絶縁膜(18)と、膜(18)上に設けられた制御ゲート電
極(20)とを備え、ドレイン(12)はビット線（22) で接続
されるとともに、基板(10)と異なった導電型の拡散層で
あり、絶縁膜(14)は薄い酸化膜である。データの書き込
みは、選択セルのワード線を接地し、非選択セルのワー
ド線に７Ｖの電圧を印加し、ビット線(22)に１２Ｖのパ
ルス電圧を印加する。パルス電圧が加わると選択セルの
電極(16)に蓄積されているキャリアは、絶縁膜(14)をト
ンネリングして放出され、ビット単位の書き込みが行わ
れる。
ャリア蓄積を低減し、書き込み・読出しの回数を増加さ
せること 【構成】 メモリは、Ｐ型シリコン基板(10)の表面部に
設けられたドレイン(12)と、基板(10)とドレイン(12)の
表面上に設けられた第１絶縁膜(14)と、膜(14)上に設け
られた浮遊ゲート電極(16)と、電極(16)上に設けられた
第２絶縁膜(18)と、膜(18)上に設けられた制御ゲート電
極(20)とを備え、ドレイン(12)はビット線（22) で接続
されるとともに、基板(10)と異なった導電型の拡散層で
あり、絶縁膜(14)は薄い酸化膜である。データの書き込
みは、選択セルのワード線を接地し、非選択セルのワー
ド線に７Ｖの電圧を印加し、ビット線(22)に１２Ｖのパ
ルス電圧を印加する。パルス電圧が加わると選択セルの
電極(16)に蓄積されているキャリアは、絶縁膜(14)をト
ンネリングして放出され、ビット単位の書き込みが行わ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性メモリ
に関し、特に、フラッシユＥ2 ＰＲＯＭに関するもので
ある。
に関し、特に、フラッシユＥ2 ＰＲＯＭに関するもので
ある。
【０００２】
【従来の技術】Ｅ2 ＰＲＯＭは、電気的に消去可能な半
導体不揮発性メモリであり、基本的な構造が、例えば、
ＩＥＤＭ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲ
ＯＮＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ Ｄｅｃｅｍｂｅ
ｒ １９８７、ｐ５６０〜５６３）やＩＥＥＥ（１９８
８ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｏｌｉｄーＳｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｆｅ
ｂｒｕａｒｙ、ｐ１３２〜１３３）に示されている。
導体不揮発性メモリであり、基本的な構造が、例えば、
ＩＥＤＭ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲ
ＯＮＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ Ｄｅｃｅｍｂｅ
ｒ １９８７、ｐ５６０〜５６３）やＩＥＥＥ（１９８
８ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｏｌｉｄーＳｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｆｅ
ｂｒｕａｒｙ、ｐ１３２〜１３３）に示されている。
【０００３】これらの文献等に示されているフラッシュ
Ｅ2 ＰＲＯＭの一般的な構成は、第１導電型の半導体基
板の表面部に間隔をおいて、基板と異なる導電型の拡散
層からなるドレインとソースとをビット線方向に交互に
設け、拡散層と基板の表面上に第１絶縁膜を設けて、そ
の上に浮遊ゲート電極を形成し、さらにこの浮遊ゲート
電極上に第２絶縁膜を形成して、その上部に制御ゲート
電極を設けた構造になっている。
Ｅ2 ＰＲＯＭの一般的な構成は、第１導電型の半導体基
板の表面部に間隔をおいて、基板と異なる導電型の拡散
層からなるドレインとソースとをビット線方向に交互に
設け、拡散層と基板の表面上に第１絶縁膜を設けて、そ
の上に浮遊ゲート電極を形成し、さらにこの浮遊ゲート
電極上に第２絶縁膜を形成して、その上部に制御ゲート
電極を設けた構造になっている。
【０００４】ところが、このような構造の半導体不揮発
性メモリには、ゲート電極の両側に拡散層からなるドレ
インとソースとを設け、かつ、書き込み時にパンチスル
ーの発生を防止するためのゲート長を確保する必要があ
って、メモリセルを縮小化する上で障害があった。
性メモリには、ゲート電極の両側に拡散層からなるドレ
インとソースとを設け、かつ、書き込み時にパンチスル
ーの発生を防止するためのゲート長を確保する必要があ
って、メモリセルを縮小化する上で障害があった。
【０００５】このような問題を解決する不揮発性メモリ
として、例えば、特開昭５９−１４７４６１号公報に
は、上述した半導体不揮発性メモリの構造で片側の拡散
層を除去することにより、メモリセルの縮小化を容易に
する技術が開示されている。しかしながら、この公報に
示されている不揮発性メモリには、以下に説明する技術
的課題があった。
として、例えば、特開昭５９−１４７４６１号公報に
は、上述した半導体不揮発性メモリの構造で片側の拡散
層を除去することにより、メモリセルの縮小化を容易に
する技術が開示されている。しかしながら、この公報に
示されている不揮発性メモリには、以下に説明する技術
的課題があった。
【０００６】
【発明が解決しようとする課題】すなわち、上記公報に
示されている半導体不揮発性メモリでは、空乏層の電界
によりツェナーまたはアバランシュ降伏でキャリアを発
生させ、発生させたキャリアを浮遊ゲート電極に注入す
る。ところが、このようなキャリアの注入手段では、キ
ャリアのエネルギーが大きいので、キャリアが第１絶縁
膜に蓄積される可能性が高くなり、その結果、拡散層と
浮遊ゲート電極とが導通状態になって、書き込み・読出
しの回数が低下するという問題があった。
示されている半導体不揮発性メモリでは、空乏層の電界
によりツェナーまたはアバランシュ降伏でキャリアを発
生させ、発生させたキャリアを浮遊ゲート電極に注入す
る。ところが、このようなキャリアの注入手段では、キ
ャリアのエネルギーが大きいので、キャリアが第１絶縁
膜に蓄積される可能性が高くなり、その結果、拡散層と
浮遊ゲート電極とが導通状態になって、書き込み・読出
しの回数が低下するという問題があった。
【０００７】この発明は、このような従来の問題点に鑑
みてなされたものであり、その目的とするところは、絶
縁膜に対するキャリアの蓄積を低減することにより、書
き込み・読出しの回数を増加させることができる半導体
不揮発性メモリを提供することにある。
みてなされたものであり、その目的とするところは、絶
縁膜に対するキャリアの蓄積を低減することにより、書
き込み・読出しの回数を増加させることができる半導体
不揮発性メモリを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１導電型の半導体基板と、この半導体
基板の表面部に設けられた前記第１導電型と異なる導電
型の拡散層と、前記半導体基板と前記拡散層との表面上
に設けられた薄い第１絶縁膜と、前記第１絶縁膜上に設
けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設
けられた第２絶縁膜と、前記第２絶縁膜上に設けられた
制御ゲート電極とを有する半導体不揮発性メモリであっ
て、前記制御ゲート電極と前記半導体基板と前記拡散層
とに所定の電圧を印加し、前記第１絶縁膜を介するトン
ネリングにより前記浮遊ゲート電極にキャリアを注入・
放出することを特徴とする。
め、本発明は、第１導電型の半導体基板と、この半導体
基板の表面部に設けられた前記第１導電型と異なる導電
型の拡散層と、前記半導体基板と前記拡散層との表面上
に設けられた薄い第１絶縁膜と、前記第１絶縁膜上に設
けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設
けられた第２絶縁膜と、前記第２絶縁膜上に設けられた
制御ゲート電極とを有する半導体不揮発性メモリであっ
て、前記制御ゲート電極と前記半導体基板と前記拡散層
とに所定の電圧を印加し、前記第１絶縁膜を介するトン
ネリングにより前記浮遊ゲート電極にキャリアを注入・
放出することを特徴とする。
【０００９】また、上記発明では、前記制御ゲート電極
に第１の電圧を印加するとともに、前記半導体基板に第
２の電圧を印加して前記浮遊ゲート電極にキャリアを注
入する一方、前記拡散層に第３の電圧を印加するととも
に、前記制御ゲート電極に第４の電圧を印加して前記浮
遊ゲート電極からキャリアを放出させることができる。
に第１の電圧を印加するとともに、前記半導体基板に第
２の電圧を印加して前記浮遊ゲート電極にキャリアを注
入する一方、前記拡散層に第３の電圧を印加するととも
に、前記制御ゲート電極に第４の電圧を印加して前記浮
遊ゲート電極からキャリアを放出させることができる。
【００１０】さらに、上記発明では、前記拡散層に前記
半導体基板に対して逆方向の第５の電圧を印加するとと
もに、前記半導体基板と前記制御ゲート電極とに第６お
よび第７の電圧をそれぞれ印加することにより、前記浮
遊ゲート電極内の蓄積電荷量を、前記拡散層と前記浮遊
ゲート電極との重なり領域においてトンネリングにより
発生するキャリア量として検出することができる。
半導体基板に対して逆方向の第５の電圧を印加するとと
もに、前記半導体基板と前記制御ゲート電極とに第６お
よび第７の電圧をそれぞれ印加することにより、前記浮
遊ゲート電極内の蓄積電荷量を、前記拡散層と前記浮遊
ゲート電極との重なり領域においてトンネリングにより
発生するキャリア量として検出することができる。
【００１１】
【作用】上記構成の半導体不揮発性メモリによれば、第
１絶縁膜を介するトンネリングにより浮遊ゲート電極に
キャリアを注入・放出するので、キヤリアのエネルギー
がアバランシュ降伏のように大きくなることがなく、こ
れにより第１絶縁膜にキヤリアが蓄積される可能性が大
幅に低減される。
１絶縁膜を介するトンネリングにより浮遊ゲート電極に
キャリアを注入・放出するので、キヤリアのエネルギー
がアバランシュ降伏のように大きくなることがなく、こ
れにより第１絶縁膜にキヤリアが蓄積される可能性が大
幅に低減される。
【００１２】
【実施例】以下本発明の好適な実施例について添附図面
を参照にして詳細に説明する。図１から図５は、本発明
にかかる半導体不揮発性メモリの一実施例を示してい
る。同図に示す半導体不揮発性メモリは、図１にビット
線方向の断面を示すように、Ｐ型シリコン基板１０と、
このシリコン基板１０の表面部に設けられたドレイン１
２と、シリコン基板１０とドレイン１２の表面上に設け
られた第１絶縁膜１４と、この第１絶縁膜１２上に設け
られた浮遊ゲート電極１６と、浮遊ゲート電極１６上に
設けられた第２絶縁膜１８と、第２絶縁膜１８上に設け
られた制御ゲート電極２０とを有している。
を参照にして詳細に説明する。図１から図５は、本発明
にかかる半導体不揮発性メモリの一実施例を示してい
る。同図に示す半導体不揮発性メモリは、図１にビット
線方向の断面を示すように、Ｐ型シリコン基板１０と、
このシリコン基板１０の表面部に設けられたドレイン１
２と、シリコン基板１０とドレイン１２の表面上に設け
られた第１絶縁膜１４と、この第１絶縁膜１２上に設け
られた浮遊ゲート電極１６と、浮遊ゲート電極１６上に
設けられた第２絶縁膜１８と、第２絶縁膜１８上に設け
られた制御ゲート電極２０とを有している。
【００１３】この実施例では、複数のドレイン１２がビ
ット線方向に沿って所定の間隔をおいてシリコン基板１
０に設けられていて、各ドレイン１２の両端部に上記第
１絶縁膜１２から制御ゲート電極２０までの上方部分が
それぞれ配置されており、ドレイン１２はビット線２２
で直列接続されている。ドレイン１２は、Ｐ型シリコン
基板１０と異なった導電型のＮ+ またはＮ- 拡散層であ
り、第１絶縁膜１４は１０ｎｍ程度の薄い酸化膜から構
成される。浮遊および制御ゲート電極１６，２０は、そ
れぞれポリシリコン層で構成され、第２絶縁膜１８は、
ポリシリコン酸化膜または酸化窒化積層膜で構成され
る。
ット線方向に沿って所定の間隔をおいてシリコン基板１
０に設けられていて、各ドレイン１２の両端部に上記第
１絶縁膜１２から制御ゲート電極２０までの上方部分が
それぞれ配置されており、ドレイン１２はビット線２２
で直列接続されている。ドレイン１２は、Ｐ型シリコン
基板１０と異なった導電型のＮ+ またはＮ- 拡散層であ
り、第１絶縁膜１４は１０ｎｍ程度の薄い酸化膜から構
成される。浮遊および制御ゲート電極１６，２０は、そ
れぞれポリシリコン層で構成され、第２絶縁膜１８は、
ポリシリコン酸化膜または酸化窒化積層膜で構成され
る。
【００１４】次に上記構成の半導体不揮発性メモリにお
けるデータの書き込み、消去，読出しのそれぞれについ
て説明する。図２は、同メモリにおけるデータの書き込
み状態を示しており、データの書き込みでは、これから
データを書き込もうとする選択セル（図２に点線の円で
示している）の制御ゲート電極２０に接続されているワ
ード線を接地する。そして、非選択セルの各制御ゲート
電極２０に接続されているワード線にそれぞれ７Ｖの電
圧を印加し、各セルのドレイン１２が接続されているビ
ット線２２に１２Ｖのパルス電圧（１００msec）を印加
する。
けるデータの書き込み、消去，読出しのそれぞれについ
て説明する。図２は、同メモリにおけるデータの書き込
み状態を示しており、データの書き込みでは、これから
データを書き込もうとする選択セル（図２に点線の円で
示している）の制御ゲート電極２０に接続されているワ
ード線を接地する。そして、非選択セルの各制御ゲート
電極２０に接続されているワード線にそれぞれ７Ｖの電
圧を印加し、各セルのドレイン１２が接続されているビ
ット線２２に１２Ｖのパルス電圧（１００msec）を印加
する。
【００１５】１２Ｖのパルス電圧がビット線２２を介し
て各ドレイン１２に印加されると、選択セルでは非選択
セルよりも電位差が大きくなるので、選択セルの浮遊ゲ
ート電極１６に蓄積されているエレクトロン（キャリ
ア）は、第１絶縁膜１４をトンネリングにより通過して
選択セルのドレイン１２に放出され、ビット単位の
“０”書き込みが行われる。
て各ドレイン１２に印加されると、選択セルでは非選択
セルよりも電位差が大きくなるので、選択セルの浮遊ゲ
ート電極１６に蓄積されているエレクトロン（キャリ
ア）は、第１絶縁膜１４をトンネリングにより通過して
選択セルのドレイン１２に放出され、ビット単位の
“０”書き込みが行われる。
【００１６】図３はデータの消去状態を示しており、デ
ータの消去では、Ｐ型シリコン基板１０に−５Ｖの電圧
が印加され、ビット線２２はオープンにされる。そし
て、この状態で各セルの制御ゲート電極２０が接続され
ているワード線に１５Ｖのパルス電圧（１００msec）が
印加される。ワード線にパルス電圧が印加されると、Ｐ
型シリコン基板１０内に存在しているエレクトロンは、
第１絶縁膜１４をトンネリングにより通過して各浮遊ゲ
ート電極１６に到達し、このエレクトロンの注入により
全ビット一括消去が行われる。
ータの消去では、Ｐ型シリコン基板１０に−５Ｖの電圧
が印加され、ビット線２２はオープンにされる。そし
て、この状態で各セルの制御ゲート電極２０が接続され
ているワード線に１５Ｖのパルス電圧（１００msec）が
印加される。ワード線にパルス電圧が印加されると、Ｐ
型シリコン基板１０内に存在しているエレクトロンは、
第１絶縁膜１４をトンネリングにより通過して各浮遊ゲ
ート電極１６に到達し、このエレクトロンの注入により
全ビット一括消去が行われる。
【００１７】なお、このような消去に必要な電圧の関係
は、シリコン基板１０と制御ゲート電極２０との間に２
０Ｖ程度の電位差が確保されればよく、図３に示した電
圧の関係に限られることはない。
は、シリコン基板１０と制御ゲート電極２０との間に２
０Ｖ程度の電位差が確保されればよく、図３に示した電
圧の関係に限られることはない。
【００１８】図４はデータの読出し状態を示しており、
データの読出しでは、これからデータを読みだそうとす
る選択セル（図４に点線の円で示している）の制御ゲー
ト電極２０に接続されているワード線を接地する。そし
て、非選択セルの各制御ゲート電極２０に接続されてい
るワード線にそれぞれ３Ｖの電圧を印加し、各セルが接
続されているビット線２２に３Ｖの電圧を印加する。
データの読出しでは、これからデータを読みだそうとす
る選択セル（図４に点線の円で示している）の制御ゲー
ト電極２０に接続されているワード線を接地する。そし
て、非選択セルの各制御ゲート電極２０に接続されてい
るワード線にそれぞれ３Ｖの電圧を印加し、各セルが接
続されているビット線２２に３Ｖの電圧を印加する。
【００１９】３Ｖの電圧がビット線２２を介して各ドレ
イン１２に印加されると、選択セルだけに制御ゲート電
極２０とドレイン１２との間に電位差が生じ、選択セル
にエレクトロン（キャリア）が蓄積されている状態
（“１”）であれば、ドレイン１２と浮遊ゲート電極１
６の重なり部分を介してトンネリングによりビット線２
２に電流が流れ込み、また、選択セルにエレクトロン
（キャリア）が蓄積されていない状態（“０”）であれ
ばビット線２２に電流が流れ込まないので、ビット線２
２に流れ込む電流量により選択セル内のデータの
“０”，“１”が判断される。
イン１２に印加されると、選択セルだけに制御ゲート電
極２０とドレイン１２との間に電位差が生じ、選択セル
にエレクトロン（キャリア）が蓄積されている状態
（“１”）であれば、ドレイン１２と浮遊ゲート電極１
６の重なり部分を介してトンネリングによりビット線２
２に電流が流れ込み、また、選択セルにエレクトロン
（キャリア）が蓄積されていない状態（“０”）であれ
ばビット線２２に電流が流れ込まないので、ビット線２
２に流れ込む電流量により選択セル内のデータの
“０”，“１”が判断される。
【００２０】図５（Ａ）は、本発明にかかる半導体不揮
発性メモリにおける読出し電流（ビット線２２で検出さ
れる電流値；Ｉd ）とドレイン電圧（Ｖｄ）との関係を
浮遊ゲート電極１６に加える電位（Ｖｇ＝−４Ｖ，−３
Ｖ，−２Ｖ，−１Ｖ，０Ｖ）をパラメータとして測定し
た結果を示している。
発性メモリにおける読出し電流（ビット線２２で検出さ
れる電流値；Ｉd ）とドレイン電圧（Ｖｄ）との関係を
浮遊ゲート電極１６に加える電位（Ｖｇ＝−４Ｖ，−３
Ｖ，−２Ｖ，−１Ｖ，０Ｖ）をパラメータとして測定し
た結果を示している。
【００２１】この図に示す測定結果は、図５（Ｂ）に示
すように、Ｐ型シリコン基板１０に導電型のＮ+ のドレ
イン１２を形成し、浮遊ゲート電極１６にＶｇ＝−４
Ｖ，−３Ｖ，−２Ｖ，−１Ｖ，０Ｖの電圧をそれぞれ印
加し、各Ｖｇの印加状態でドレイン１２に０〜５Ｖまで
の電圧をかけ、トレイン１２から流れ出る電流を電流計
Ａで測定したものであって、図５（Ａ）から明らかなよ
うに、Ｖｄ＝３Ｖのとき浮遊ゲート電極１６の電位が低
いほど、すなわち、Ｖｇの絶対値が大きいほど電流が増
加することがわかる。つまり、本実施例によるフラッシ
ュＥ2 ＰＲＯＭでは、浮遊ゲート電極１６に負電荷が蓄
積された状態のデータが“１”で、負電荷が浮遊ゲート
電極１６から放出された状態のデータが“０”となる。
すように、Ｐ型シリコン基板１０に導電型のＮ+ のドレ
イン１２を形成し、浮遊ゲート電極１６にＶｇ＝−４
Ｖ，−３Ｖ，−２Ｖ，−１Ｖ，０Ｖの電圧をそれぞれ印
加し、各Ｖｇの印加状態でドレイン１２に０〜５Ｖまで
の電圧をかけ、トレイン１２から流れ出る電流を電流計
Ａで測定したものであって、図５（Ａ）から明らかなよ
うに、Ｖｄ＝３Ｖのとき浮遊ゲート電極１６の電位が低
いほど、すなわち、Ｖｇの絶対値が大きいほど電流が増
加することがわかる。つまり、本実施例によるフラッシ
ュＥ2 ＰＲＯＭでは、浮遊ゲート電極１６に負電荷が蓄
積された状態のデータが“１”で、負電荷が浮遊ゲート
電極１６から放出された状態のデータが“０”となる。
【００２２】さて、以上のように構成された半導体不揮
発性メモリでは、セルに対するデータの書き込み，消
去，読出しは、浮遊ゲート電極１６に第１絶縁膜１４を
トンネリングさせてキャリアを注入するか、あるいは、
浮遊ゲート電極１６に蓄積されているキャリアをトンネ
リングさせて放出することにより実行されるので、キヤ
リアのエネルギーがアバランシュ降伏のように大きくな
ることがなく、これにより第１絶縁膜１４にキヤリアが
蓄積される可能性が大幅に低減され、この結果、メモリ
の書き込み，読出しの回数を増加させることとができ
る。
発性メモリでは、セルに対するデータの書き込み，消
去，読出しは、浮遊ゲート電極１６に第１絶縁膜１４を
トンネリングさせてキャリアを注入するか、あるいは、
浮遊ゲート電極１６に蓄積されているキャリアをトンネ
リングさせて放出することにより実行されるので、キヤ
リアのエネルギーがアバランシュ降伏のように大きくな
ることがなく、これにより第１絶縁膜１４にキヤリアが
蓄積される可能性が大幅に低減され、この結果、メモリ
の書き込み，読出しの回数を増加させることとができ
る。
【００２３】なお、上記実施例では本発明をフラッシュ
Ｅ2 ＰＲＯＭに適用した場合を例示したが、本発明の実
施はこれに限定されることはなく、ＥＰＲＯＭ，ＯＴ
Ｐ，Ｅ2 ＰＲＯＭへの適用も可能である。また、本発明
でキャリアが第１絶縁膜１４をトンネリングにより容易
に通過させるためには、第１絶縁膜１４を十分に薄くす
るとともにシリコン基板１０のキャリア濃度を薄くする
ことが効果的である。
Ｅ2 ＰＲＯＭに適用した場合を例示したが、本発明の実
施はこれに限定されることはなく、ＥＰＲＯＭ，ＯＴ
Ｐ，Ｅ2 ＰＲＯＭへの適用も可能である。また、本発明
でキャリアが第１絶縁膜１４をトンネリングにより容易
に通過させるためには、第１絶縁膜１４を十分に薄くす
るとともにシリコン基板１０のキャリア濃度を薄くする
ことが効果的である。
【００２４】
【発明の効果】以上、実施例で詳細に説明したように、
この発明にかかる半導体不揮発性メモリにおいては、浮
遊ゲート電極に注入、または、浮遊ゲート電極から放出
されるキャリアのエネルギーを低く抑えることができる
ので、キャリアが絶縁膜に蓄積される可能性が少なくな
り、その結果、メモリの書き込み、読出しの回数を増加
させることができる。
この発明にかかる半導体不揮発性メモリにおいては、浮
遊ゲート電極に注入、または、浮遊ゲート電極から放出
されるキャリアのエネルギーを低く抑えることができる
ので、キャリアが絶縁膜に蓄積される可能性が少なくな
り、その結果、メモリの書き込み、読出しの回数を増加
させることができる。
【図１】本発明にかかる半導体不揮発性メモリの一実施
例のビット線方向の断面図である。
例のビット線方向の断面図である。
【図２】同不揮発性メモリの書き込み状態の説明図であ
る。
る。
【図３】同不揮発性メモリの消去状態の説明図である。
【図４】同不揮発性メモリの読出し状態の説明図であ
る。
る。
【図５】同不揮発性メモリの読出し電流の測定値を示す
グラフと測定方法を示す図である。
グラフと測定方法を示す図である。
１０ Ｐ型シリコン基板 １２ ドレイン １４ 第１絶縁膜 １６ 浮遊ゲート電極 １８ 第２絶縁膜 ２０ 制御ゲート電極 ２２ ビット線
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板の表面部に設けられた前記第１導電型と
異なる導電型の拡散層と、 前記半導体基板と前記拡散層との表面上に設けられた薄
い第１絶縁膜と、 前記第１絶縁膜上に設けられた浮遊ゲート電極と、 前記浮遊ゲート電極上に設けられた第２絶縁膜と、 前記第２絶縁膜上に設けられた制御ゲート電極とを有す
る半導体不揮発性メモリであって、 前記制御ゲート電極と前記半導体基板と前記拡散層とに
所定の電圧を印加し、前記第１絶縁膜を介するトンネリ
ングにより前記浮遊ゲート電極にキャリアを注入・放出
することを特徴とする半導体不揮発性メモリ。 - 【請求項２】 前記制御ゲート電極に第１の電圧を印加
するとともに、前記半導体基板に第２の電圧を印加して
前記浮遊ゲート電極にキャリアを注入する一方、前記拡
散層に第３の電圧を印加するとともに、前記制御ゲート
電極に第４の電圧を印加して前記浮遊ゲート電極からキ
ャリアを放出させることを特徴とする請求項１記載の半
導体不揮発性メモリ。 - 【請求項３】 前記拡散層に前記半導体基板に対して逆
方向の第５の電圧を印加するとともに、前記半導体基板
と前記制御ゲート電極とに第６および第７の電圧をそれ
ぞれ印加することにより、前記浮遊ゲート電極内の蓄積
電荷量を、前記拡散層と前記浮遊ゲート電極との重なり
領域においてトンネリングにより発生するキャリア量と
して検出することを特徴とする請求項１記載の半導体不
揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292874A JPH05136428A (ja) | 1991-11-08 | 1991-11-08 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292874A JPH05136428A (ja) | 1991-11-08 | 1991-11-08 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136428A true JPH05136428A (ja) | 1993-06-01 |
Family
ID=17787501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292874A Pending JPH05136428A (ja) | 1991-11-08 | 1991-11-08 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136428A (ja) |
-
1991
- 1991-11-08 JP JP3292874A patent/JPH05136428A/ja active Pending
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