KR100251820B1 - 비휘발성 메모리의 제어 방법 - Google Patents

Abstract

플로팅 게이트, 게이트 절연막 및 제어 게이트를 포함하고 있는 메모리 셀에서, 게이트 절연막을 통해 터널링 전류를 가진 플로팅 게이트로부터 주입된 전하를 제거한 후, 제어 게이트에 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스를 적어도 한 번 인가함으로써 게이트 절연막으로부터 전하가 제거된다.

Description

비휘발성 메모리의 제어 방법

본 발명은 비휘발성 반도체 메모리에 관한 것으로, 특히 플로팅 게이트를 포함하고 있는 비휘발성 메모리의 제어 방법에 관한 것이다.

복수의 선택된 셀에 저장된 셀 데이타가 동시에 소거될 수 있는 플래시 메모리 셀 어레이에서, 셀 데이타는 통상 포울러-노드하임(F-N) 터널링 전류로 소거되어, 플로팅 게이트에 저장된 전자들을 소스 또는 기판에 방출한다. 그러나, 메모리 셀 중의 플로팅 게이트 및 소오스의 겹쳐진 영역 및 게이트 절연막의 두께와 같은 물리적인 파라미터의 분배에 의한 F-N 터널링 전류의 분배가 생긴다. F-N 터널링 전류의 분배는 소거된 셀 한계 전류(소거된-V_TM)의 분배를 일으킨다.

이러한 소거된-V_TM을 억제하기 위해, 오카자와 등의 명의의 논문 "64Mb이상의 용량을 가진 3.3V 플래시 메모리에 대한 새로운 소거 기술", IEEE 국제 전자 디바이스 미팅(IEDM) 92, 607-610 페이지, 및 심사되지 않은 일본 특허 공개 제5-258583호에는 2단계 소거 방법이 제안되어 있다. 2단계 소거 방법은 두 개의 상이한 셀 게이트 바이어스 조건으로 구성된다. 제1단계에서, 셀의 제어 게이트에 네가티브 고전압이 인가되어 셀 데이타를 소거하고, 제2단계에서, 포지티브 고전압이 인가되어 소거된-V_TM분배를 감소시킨다. 또한, 일본 특허 공개 제5-258583호에 기재된 제어 방법에 따라, 제1단계에서, 셀의 제어 게이트에 네가티브 고전압이 인가되고, 동시에, 소오스에 포지티브 전압이 인가되어 셀 데이타를 소거한다(제6도 참조).

하지만, 본 발명자는 게이트 절연막에 포획된 홀들이 메모리 성능의 저하를 일으킨다는 사실을 발견하였다. 특히, 게이트 절연막과 대면하는 측에 포획된 홀은 상기 2단계 소거 방법이 수행된 후에도 남아 있게 된다. 특히, 셀 데이타 소거중, 전자와 홀의 쌍은, 가전자대로부터, 포지티브 전압이 소오스에 인가될 때 N형 소오스를 접하는 P형 기판의 측부에 형성된 강한 편향층에 있는 전도대로의 전자의 터널 현상 때문에 발생된다. 발생된 전자는 소오스로 이동하고, 발생된 홀은 대부분 기판으로 주입되지만, 부분적으로는 게이트 절연막으로 주입된다. 따라서, 게이트 절연막에 포획된 홀의 수는 셀 데이타가 소거될 때마다 증가된다.

기판에 대면하는 게이트 절연막의 측에 포획된 홀은 게이트 절연막의 효과적인 에너지 배리어가 기판에 대해 감소되도록 한다. 그러한 감소된 에너지 배리어는, 메모리 셀로부터 제어 게이트로 포지티브 전압이 인가될 때, 게이트 절연막을 통해 플로팅 게이트로 전자가 잘못 주입되게 한다. 주입된 전자는 메모리 셀의 한계 레벨의 시프트가 소거 레벨로부터 기입 레벨로 가게 한다. 이는 소위 게이트 분배, 즉 잘못 기입되는 문제를 일으킨다.

한편, 플로팅 게이트와 대면하는 게이트 절연막의 측에 포획된 홀은 게이트 절연막의 효과적인 에너지 배리어로 하여금 플로팅 게이트에 대해 감소되도록 한다. 거의 모든 먼저 포획된 홀은 제2단계의 제어 게이트에 포지티브 고전압을 인가함으로써, 게이트 절연막으로부터 기판으로 이동된다. 그러나, 나중에 포획된 홀은 제2단계 후에도 플로팅 게이트와 대면하는 게이트 절연막의 측에 남아있다.

본 발명의 목적은 데이타 메모리 특성의 저하를 방지할 수 있는 비휘발성 메모리의 제어 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 셀 데이타가 소거되고 기입되는 빈도가 증가될 수 있는 비휘발성 메모리의 제어 방법을 제공하는 데 있다.

제1도는 비휘발성 메모리 셀을 보여주는 개략적 단면도.

제2도는 본 발명의 제1실시예에 따른 비휘발성 메모리 셀의 제어 방법을 보여주는 타이밍도.

제3도는 네가티브 전압이 제어 게이트에 인가되는 제2단계에서의 전위 상태를 보여주는 에너지 대역도.

제4도는 포지티브 전압이 제어 게이트에 인가되는 제3단계에서의 상태를 보여주는 에너지 대역도.

제5도는 본 발명의 제2실시예에 따른 비휘발성 메모리 셀의 제어 방법을 보여주는 타이밍도.

제6도는 비휘발성 메모리 셀의 종래 2단계 소거 방법을 보여주는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

101 : P형 반도체 기판 102 : 게이트 절연막

103 : 다결정 실리콘 104 : 층간 절연막

105 : 제어 게이트 106 : 드레인 영역

107 : 소오스 영역

본 발명에 따라, 비휘발성 메모리의 메모리 셀에서, 제1절연막을 통해 터널링 전류를 가진 플로팅 게이트로부터 주입된 전하가 제거되고, 제1절연막으로부터 전하가 제거된 후, 제2절연막을 통해 플로팅 게이트 상에 제공된 제어 게이트 및 제1절연막을 통해 기판과 대면하고 있는 플로팅 게이트를 포함하고 있는 메모리 셀이 제공된다. 제1절연막으로부터 전하를 제거하기 위해서, 기판에 대해 포지티브 전압 펄스와 네가티브 전압 펄스의 쌍이 적어도 한 번 제어 게이트에 인가될 수 있다.

각 소거를 위한 제1절연막으로부터 전하가 제거되기 때문에, 메모리 성능의 저하가 방지되고, 셀 데이타가 소거되고 기입되는 빈도수가 증가된다.

(바람직한 실시예의 상세한 설명)

제1도에 도시된 바와 같이, 일예로서 스택형 게이트 타입 플래시 메모리 셀을 취하면, P형 반도체 기판(101)은 표면 위에 약 10nm 또는 100Å 두께의 게이트 절연막(터널 절연)(102)을 구비하고 있다. 게이트 절연막(102) 위에, 다결정 실리콘의 플로팅 게이트(103), 약 250Å 두께의 층간 절연막(104), 및 제어 게이트(105)가 순서대로 퇴적되어 스택형 게이트를 형성한다. 플로팅 게이트(103)가 형성되면, P형 기판(101)의 표면에 N형 불순물을 사용하여 드레인 영역(106)과 소오스 영역(107)이 형성된다.

전자의 주입 또는 기입을 수행하면, 7V의 포지티브 접지된 소오스(107) 및 기판(101)을 가지고 있는 드레인(106)에 인가된다. 또한, 12V의 포지티브 전압은 이 때 제어 게이트(105)에 인가될 수 있다. 플로팅 게이트(103)의 전위는 층간 절연막(104)을 통해 플로팅 게이트에 결합된 제어 게이트(105)의 전위와, 게이트 절연막(102)을 통해 플로팅 게이트(103)에 결합된 기판(101), 드레인(106) 및 소오스(107)의 각 전위에 따라서만 결정된다. 플로팅 게이트(103)가 드레인(106)과 같은 전위로 설정되면, 드레인(106)으로부터 게이트 절연막(102)을 통해 소오스(107)로 흐르는 전류로부터 플로팅 게이트(103)로 충분한 수의 뜨거운 전자가 발생된다는 것을 발견하였다. 따라서, 대부분의 경우에, 기판(101), 제어 게이트(105) 및 소오스(107)의 각 전압이 아래에 기재되어있다. 주입된 전자는 플로팅 게이트(103)의 전위가 네가티브 레벨로 떨어지도록 하기 때문에, 통상 약 7V로 설정된 셀의 한계 레벨은 포지티브 방향으로 이동된다. 따라서, 메모리 셀은 플로팅 게이트(103)내에 주입된 전자의 존재 여부에 따라서 두가지 한계 상태 중의 하나로 설정된다.

이후에는 본 발명의 제1실시예에 따른 주입된 전자의 소거 또는 배출에 대해서 설명하고자 한다.

제2도를 참조하면, 제1단계에서, 네가티브 전압(예컨대, -10V)이 제어 게이트(105)에 인가되고, 기판(101)과 드레인(106)이 접지되는 동안 포지티브 전압(예컨대, +5V)이 인가된다. 상기 주입된 전다의 존재 하에 플로팅 게이트(103)가 네가티브 전위에 있기 때문에, 플로팅 게이트(103)와 소오스(107) 사이를 개입하는 게이트 절연막(102)에 강한 전기장이 인가된다. 이것은 소오스(107)로부터 게이트 절연막(102)을 통해 플로팅 게이트(103)로 흐르는 F-N 터널링 전류를 발생시키고, 그 결과 플로팅 게이트(103)로부터 주입된 전자가 배출되게 한다. 말할 필요도 없이, 그러한 효과는 포지티브 전압, 예컨대, 12V를 소오스(107)에 인가하여, 소오스(107)로부터 플로팅 게이트(103)로 흐르는 F-N 터널링 전류를 발생시킴으로써 얻어질 수 있다.

동시에, 앞에 설명한 바와 같이, 전자와 홀의 쌍은 포지티브 전압 5V이 소오스(107)에 인가될 때 소오스(107)를 접하는 기판(101)의 측에 형성된 강한 편향층의 가전도대로부터 전도대로의 전자의 터널 현상 때문에 발생된다. 발생된 전자는 소오스(107)로 이동하고 발생된 홀은 대부분 기판(101)으로 주입되지만, 부분적으로는 게이트 절연막(102)으로 주입된다.

제2단계에서, 기판(101), 드레인(106) 및 소오스(107)가 접지되는 동안, 포지티브 고전압(예컨대, +14V)이 제어 게이트에 인가된다. 제2단계를 따르는 제3단계에서, 기판(101), 드레인(106) 및 소오스(107)가 접지되는 동안, 네가티브 고전압(예컨대, -14V)이 제어 게이트(105)에 인가된다. 제2단계와 제3단계에서의 포지티브 고전압과 네가티브 고전압의 크기가 같지만, 극성은 다르다(양성과 음성). 제1단계 후에 제2 및 제3단계가 함께 수행되어, 게이트 절연막(102) 내에 포획된 홀이 대부분 방출되도록 한다는 것을 아래에 설명하려고 한다.

제3도를 참조하면, 제1단계 후, 포획된 홀(201, 301)은 게이트 절연막(102) 내에 있다. 기판(101), 드레인(106) 및 소오스(107)가 제2단계에서 접지되는 동안 14V의 포지티브 전압이 제어 게이트(105)에 인가되면, 게이트 절연막(102)의 측에 포획되고 기판(101)에 대면하는 홀(201)의 대부분은 기판(101)으로 이동된다.

제4도를 참조하면, 제2단계 후, 기판(101), 드레인(106) 및 소오스(107)가 제3단계에서 접지되는 동안 14V의 네가티브 전압이 인가된다. 제3단계는 게이트 절연막(102)의 측에 포획되고 플로팅 게이트(103)와 대면하는 홀(301)의 대복수가 플로팅 게이트(103)로 이동되도록 한다. 드레인(106)은 제1단계 내지 제3단계에서 접지된 것을 제외하고는 개방될 수 있다. 이하, 본 발명의 제2실시예에 따른 주입된 전자의 소거 또는 배출에 대해서 설명하고자 한다. 제2단계와 제3단계를 함께 2회 또는 3회 반복할 수도 있다. 그러한 반복은 게이트 절연막(102)으로부터 주입된 전자를 제거하는 효율을 향상시킨다.

제5도를 참조하면, 제1단계 내지 제3단계는 제2단계와 제3단계와 같은 제4단계와 제5단계를 따른다. 다시 말하면, 이 실시예에서, 제2단계와 제3단계는 두 번 반복된다. 제2단계와 제3단계의 반복은 게이트 절연막(102)으로부터 포획된 전자를 효과적으로 제거하기 때문에, 기입에 의함 메모리 성능의 저하가 방지된다.

이상에서 설명한 바와 같이, 주입된 전자는 플로팅 게이트로부터 제거된 후, 한 쌍의 포지티브 전압과 네가티브 전압은 적어도 한 번 제어 게이트에 인가되어, 게이트 절연막으로부터 포획된 전하를 제거한다. 더욱 상세하게는 플로팅 게이트와 기판과 대면하고 있는 게이트 절연막의 각 측부에 포획된 전하는 대부분, 한 번 이상 제어 게이트에 한 쌍의 포지티브 전압과 네가티브 전압을 인가함으로써 방출된다. 따라서, 더욱 감소된 개수의 포획된 전하가 게이트 절연막에 남아 있으므로, 반복적으로 기입이 수행될 때에도 메모리 성능이 유지된다.

Claims (19)

1. 제1절연막을 통해 기판과 대면하고 있는 플로팅 게이트와 제2절연막을 통해 상기 플로팅 게이트 상에 제공된 제어 게이트를 포함하고 있는 비휘발성 메모리의 메모리 셀의 제어 방법에 있어서,

   상기 제1절연막을 통해 터널링 전류를 가진 플로팅 게이트로부터 주입된 전하를 제거하는 단계; 및

   상기 주입된 전하를 제거하는 상기 단계 후에, 상기 제1절연막으로부터 전하를 제거하는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
2. 제1항에 있어서, 상기 전하는 기판에 대해 소정의 포지티브 레벨과 네가티브 레벨 사이의 플로팅 게이트의 전위를 스윙시킴으로써 상기 제1절연막으로부터 제거되는 것을 특징으로 하는 메모리 셀의 제어 방법.
3. 제2항에 있어서, 상기 전하는 기판에 대해 소정의 포지티브 레벨과 네가티브 레벨 사이의 플로팅 게이트의 전위를 한 번 스윙시킴으로써 상기 제1절연막으로부터 제거되는 것을 특징으로 하는 메모리 셀의 제어 방법.
4. 제2항에 있어서, 상기 전하는 기판에 대해 소정의 포지티브 레벨과 네가티브 레벨 사이의 플로팅 게이트의 전위를 여러번 스윙시킴으로써 상기 제1절연막으로부터 제거되는 것을 특징으로 하는 메모리 셀의 제어 방법.
5. 제1절연막을 통해 기판과 대면하고 있는 플로팅 게이트와 제2절연막을 통해 플로팅 게이트 상에 제공된 제어 게이트를 포함하고 있는 비휘발성 메모리의 메모리 셀의 제어 방법에 있어서,

   상기 제1절연막을 통해 터널링 전류를 가진 상기 플로팅 게이트로부터 저장된 전하를 제거하는 단계; 및

   기판에 대한 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스를 제어 게이트에 인가하는 단계로서, 제1전압 펄스를 인가하는 단계 후에 상기 제1절연막으로부터 포획된 전하를 제거하는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
6. 제5항에 있어서, 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스는 제1전압 펄스를 인가하는 단계 후에 한 번 제어 게이트에 인가되는 것을 특징으로 하는 메모리 셀의 제어 방법.
7. 제5항에 있어서, 상기 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스는 제1전압 펄스를 인가하는 단계 후에 여러번 상기 제어 게이트에 인가되는 것을 특징으로 하는 메모리 셀의 제어 방법.
8. 제5항에 있어서, 상기 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스는 접지된 기판에 대해 소정의 전압 크기로 설정되는 것을 특징으로 하는 메모리 셀의 제어 방법.
9. 제5항에 있어서, 상기 저장된 전하는 상기 제어 게이트에 제1전압 펄스를 인가함으로써 상기 플로팅 게이트로부터 제거되는 것을 특징으로 하는 메모리 셀의 제어 방법.
10. 소오스 및 드레인이 내부에 형성되어 있는 반도체 기판;

    제1절연막을 통해 상기 반도체 기판과 대면하고 있는 플로팅 게이트로서, 상기 소오스와 드레인 사이에 위치한 플로팅 게이트; 및

    제2절연막을 통해 상기 플로팅 게이트 상에 제공된 제어 게이트를 포함하고 있는 비휘발성 메모리의 메모리 셀의 제어 방법에 있어서,

    a) 제1절연막을 통해 터널링 전류를 가진 플로팅 게이트로부터 저장된 전하를 제거하는 단계; 및

    b) 상기 단계(a)를 수행한 후, 반도체 기판에 대한 한 쌍의 포지티브와 전압 펄스와 네가티브 전압 펄스의 전압 펄스를 제어 게이트에 인가하여 제1절연막으로부터 포획된 전하를 제거하는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
11. 제10항에 있어서, 상기 단계(b)에서, 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스는 제어 게이트에 한 번 인가되는 것을 특징으로 하는 메모리 셀의 제어 방법.
12. 제10항에 있어서, 상기 단계(b)에서, 한 쌍의 포지티브와 전압 펄스와 네가티브 전압 펄스는 제어 게이트에 여러번 인가되는 것을 특징으로 하는 메모리 셀의 제어 방법.
13. 제10항에 있어서, 상기 단계(a)는 반도체 기판과 플로팅 게이트 사이에 전위차를 발생시키는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
14. 제13항에 있어서, 상기 단계(a)는 제어 게이트에 전압 펄스를 인가하는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
15. 제10항에 있어서, 상기 단계(a)는 소오스와 드레인 사이의 전위차를 늘리는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
16. 제15항에 있어서, 상기 단계(a)는 제어 게이트에 제1전압 펄스를 인가하는 단계; 및

    상기 제1전압 펄스와는 극성이 반대인 제2전압 펄스를 소오스에 인가하는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
17. 제15항에 있어서, 상기 단계(a)는 소오스에 전압 펄스를 인가하는 단계를 포함하고 있는 것을 특징으로 하는 메모리 셀의 제어 방법.
18. 제10항에 있어서, 포지티브 전압 펄스와 네가티브 전압 펄스는 접지된 기판에 대해 소정의 전압 크기로 설정되는 것을 특징으로 하는 메모리 셀의 제어 방법.
19. 제1절연막을 통해 기판과 대면하고 있는 플로팅 게이트와 제2절연막을 통해 상기 플로팅 게이트 상에 제공된 제어 게이트를 각각 포함하고 있는 복수의 메모리 셀을 포함하고 있는 비휘발성 메모리의 소거 방법에 있어서,

    선택된 메모리 셀에서, 상기 제1절연막을 통해 터널링 전류를 가진 메모리 셀의 플로팅 게이트로부터 자장된 전하를 제거하는 단계; 및

    기판에 대한 한 쌍의 포지티브 전압 펄스와 네가티브 전압 펄스를 메모리 셀의 제어 게이트에 인가하고, 제1전압 펄스를 인가하는 단계 후에, 상기 제1절연막으로부터 포획된 전하를 제거하는 단계를 포함하고 있는 것을 특징으로 하는 비휘발성 메모리의 소거 방법.

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