JPH04310696A - 不揮発性半導体記憶装置の起動方法 - Google Patents
不揮発性半導体記憶装置の起動方法Info
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- JPH04310696A JPH04310696A JP3076635A JP7663591A JPH04310696A JP H04310696 A JPH04310696 A JP H04310696A JP 3076635 A JP3076635 A JP 3076635A JP 7663591 A JP7663591 A JP 7663591A JP H04310696 A JPH04310696 A JP H04310696A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の起動方法に関し、特に浮遊ゲート電極を有する電気的
に消去，書き込み可能な読み出し専用記憶装置（ＥＥＰ
ＲＯＭ）の消去動作方法に関する。
の起動方法に関し、特に浮遊ゲート電極を有する電気的
に消去，書き込み可能な読み出し専用記憶装置（ＥＥＰ
ＲＯＭ）の消去動作方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの類型のなかには、チップ
上にアレイ構成されるメモリセル全体を、域はチップ上
のメモリセルアレイを幾つかに分割したブロック内のメ
モリセル全体を一括に電気的に消去する一括消去型（フ
ラッシュ）ＥＥＰＲＯＭと呼ばれるものがある。
上にアレイ構成されるメモリセル全体を、域はチップ上
のメモリセルアレイを幾つかに分割したブロック内のメ
モリセル全体を一括に電気的に消去する一括消去型（フ
ラッシュ）ＥＥＰＲＯＭと呼ばれるものがある。
【０００３】一括消去型ＥＥＰＲＯＭの代表的な消去動
作例を図１を用いて説明する。
作例を図１を用いて説明する。
【０００４】図１において、Ｐ型半導体基板１上に例え
ば膜厚１００オングストロームのシリコン酸化膜よりな
る第１のゲート絶縁膜２と浮遊ゲート電極３と例えば実
効的な膜厚が２００オングストロームのシリコン酸化膜
とシリコン窒化膜の複合膜よりなる第２のゲート絶縁膜
４と制御ゲート電極５とが順次積層されて形成された複
合ゲート６を有し、前記Ｐ型半導体基板１表面に前記複
合ゲート６を間に挟んで互いに電気的に分離されて各々
Ｎ型拡散層よりなるソース７とドレイン８を有してメモ
リセルトランジスタ９が構成される。前記浮遊ゲート電
極３に電子が蓄積され、しきい値が例えば８Ｖに書き込
まれた前記メモリセルトランジスタ９を消去する際には
、前記制御ゲート電極５を接地電位にして、前記ドレイ
ン８を浮遊電位にして前記ソース７に正の高電圧例えば
１０Ｖを１０ミリ秒印加して前記浮遊ゲート電極３から
前記第１のゲート絶縁膜２を介して前記ソース７へ電子
をファウエル−ノルドハイム（Ｆ−Ｎ）トンネルさせて
行い、前記メモリセルトランジスタ９のしきい値が約２
Ｖになるようにするのが一般的である。しかしこの第１
の従来例の消去方法によれば、ソース７に正の高電圧を
印加して、Ｆ−Ｎトンネルを引き起こす際に浮遊ゲート
電極３下部のソース７の表面が深く空乏化し、ハンド間
トンネリングが誘起され、これにより発生した正孔の一
部が第１のゲート絶縁膜２の中へ注入され、消去効率を
悪くしたりあるいは第１のゲート絶縁膜を劣化させると
いう問題があった。
ば膜厚１００オングストロームのシリコン酸化膜よりな
る第１のゲート絶縁膜２と浮遊ゲート電極３と例えば実
効的な膜厚が２００オングストロームのシリコン酸化膜
とシリコン窒化膜の複合膜よりなる第２のゲート絶縁膜
４と制御ゲート電極５とが順次積層されて形成された複
合ゲート６を有し、前記Ｐ型半導体基板１表面に前記複
合ゲート６を間に挟んで互いに電気的に分離されて各々
Ｎ型拡散層よりなるソース７とドレイン８を有してメモ
リセルトランジスタ９が構成される。前記浮遊ゲート電
極３に電子が蓄積され、しきい値が例えば８Ｖに書き込
まれた前記メモリセルトランジスタ９を消去する際には
、前記制御ゲート電極５を接地電位にして、前記ドレイ
ン８を浮遊電位にして前記ソース７に正の高電圧例えば
１０Ｖを１０ミリ秒印加して前記浮遊ゲート電極３から
前記第１のゲート絶縁膜２を介して前記ソース７へ電子
をファウエル−ノルドハイム（Ｆ−Ｎ）トンネルさせて
行い、前記メモリセルトランジスタ９のしきい値が約２
Ｖになるようにするのが一般的である。しかしこの第１
の従来例の消去方法によれば、ソース７に正の高電圧を
印加して、Ｆ−Ｎトンネルを引き起こす際に浮遊ゲート
電極３下部のソース７の表面が深く空乏化し、ハンド間
トンネリングが誘起され、これにより発生した正孔の一
部が第１のゲート絶縁膜２の中へ注入され、消去効率を
悪くしたりあるいは第１のゲート絶縁膜を劣化させると
いう問題があった。
【０００５】そこでこの問題を解決するため以下の述べ
る様な改良された消去法が知られている。すなわち図１
に示した前記のメモリセルトランジスタ９において、そ
のしきい値を例えば８Ｖに書き込まれた状態から約２Ｖ
の消去状態にするには、前記Ｐ型半導体基板１を接地電
位にし、前記ソース７及び前記ドレイン８を浮遊電位に
し、前記制御ゲート電極５に負の高電圧、例えば−１４
．５Ｖを１０ミリ秒間印加して、前記浮遊ゲート電極３
に蓄積された電子を前記Ｐ型半導体基板１へＦ−Ｎトン
ネルさせることにより行う。
る様な改良された消去法が知られている。すなわち図１
に示した前記のメモリセルトランジスタ９において、そ
のしきい値を例えば８Ｖに書き込まれた状態から約２Ｖ
の消去状態にするには、前記Ｐ型半導体基板１を接地電
位にし、前記ソース７及び前記ドレイン８を浮遊電位に
し、前記制御ゲート電極５に負の高電圧、例えば−１４
．５Ｖを１０ミリ秒間印加して、前記浮遊ゲート電極３
に蓄積された電子を前記Ｐ型半導体基板１へＦ−Ｎトン
ネルさせることにより行う。
【０００６】この消去方法によれば、消去動作の際に、
前記Ｐ型半導体基板１でバンド間トンネル電流が生成さ
れることなく、それにより前記第１ゲート絶縁膜２が劣
化することはない。その為、優れた書き込み／消去の繰
り返し特性，及び誤書き込み耐性の高い特性が得られる
。
前記Ｐ型半導体基板１でバンド間トンネル電流が生成さ
れることなく、それにより前記第１ゲート絶縁膜２が劣
化することはない。その為、優れた書き込み／消去の繰
り返し特性，及び誤書き込み耐性の高い特性が得られる
。
【０００７】
【発明が解決しようとする課題】しかし、前述の消去方
法によると消去動作後にメモリセルトランジスタのしき
い値が負の方向に変動するという別の新たな問題を有し
ている。これは、消去動作により浮遊ゲート電極下部の
第１のゲート絶縁膜２全体に多量の電子が捕獲され、こ
の捕獲された電子が浮遊ゲート電極の自己電界により徐
々にＰ型半導体基板側に放出されるためである。この様
にメモリセルトランジスタの消去後のしきい値が負の方
向に変動すると、メモリセルトランジスタがディプリー
ションになる過消去の状態にもなり得て問題である。
法によると消去動作後にメモリセルトランジスタのしき
い値が負の方向に変動するという別の新たな問題を有し
ている。これは、消去動作により浮遊ゲート電極下部の
第１のゲート絶縁膜２全体に多量の電子が捕獲され、こ
の捕獲された電子が浮遊ゲート電極の自己電界により徐
々にＰ型半導体基板側に放出されるためである。この様
にメモリセルトランジスタの消去後のしきい値が負の方
向に変動すると、メモリセルトランジスタがディプリー
ションになる過消去の状態にもなり得て問題である。
【０００８】
【課題を解決するための手段】本発明の浮遊ゲート電極
を有する一括消去型ＥＥＰＲＯＭの消去方法では、半導
体基板上に第１のゲート絶縁膜と浮遊ゲート電極と第２
のゲート絶縁膜と制御ゲート電極とが順次積層された複
合ゲートを有し、前記Ｐ型半導体基板表面に前記複合ゲ
ートを間に挟んで互いに電気的に分離されたソース及び
ドレインを有するメモリセルトランジスタにおいて、前
記ドレインを浮遊電位にして、前記制御ゲート電極に互
いのパルスの間隔（Ｉ）と印加するパルスの回数（Ｎ）
の積（Ｎ×Ｉ）が０．１秒以上である負の高電圧の連続
パルスを印加して、電子を前記浮遊ゲート電極から前記
第１のゲート絶縁膜を介して前記Ｐ型半導体基板へ断続
的にＦ−Ｎトンネルさせて行う。この時、ソースは接地
電位又は浮遊電位のいずれかとする。
を有する一括消去型ＥＥＰＲＯＭの消去方法では、半導
体基板上に第１のゲート絶縁膜と浮遊ゲート電極と第２
のゲート絶縁膜と制御ゲート電極とが順次積層された複
合ゲートを有し、前記Ｐ型半導体基板表面に前記複合ゲ
ートを間に挟んで互いに電気的に分離されたソース及び
ドレインを有するメモリセルトランジスタにおいて、前
記ドレインを浮遊電位にして、前記制御ゲート電極に互
いのパルスの間隔（Ｉ）と印加するパルスの回数（Ｎ）
の積（Ｎ×Ｉ）が０．１秒以上である負の高電圧の連続
パルスを印加して、電子を前記浮遊ゲート電極から前記
第１のゲート絶縁膜を介して前記Ｐ型半導体基板へ断続
的にＦ−Ｎトンネルさせて行う。この時、ソースは接地
電位又は浮遊電位のいずれかとする。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１０】図１に示されるメモリセルトランジスタに
おいて、すなわちＰ型半導体基板１上に例えば膜厚１０
０オングストロームのシリコン酸化膜よりなる第１のゲ
ート絶縁膜２と浮遊ゲート電極３と例えば実効的膜厚２
００オングストロームのシリコン窒化膜とシリコン酸化
膜の複合膜よりなる第２のゲート絶縁膜４と制御ゲート
電極５が順次積層された複合ゲート６を有し、前記Ｐ型
半導体基板１表面に前記複合ゲート６を間に挟んで互い
に電気的に分離されたＮ型拡散層よりなるソース７及び
ドレイン８を有して構成されたメモリセルトランジスタ
９において、消去動作の際に、前記制御ゲート電極５に
負電圧を印加して、前記浮遊ゲート電極３に蓄積された
電子を浮遊ゲート電極３の下部全面の領域で前記第１の
ゲート絶縁膜２を介して、前記Ｐ型半導体基板１へＦ−
Ｎトンネルさせる消去方法では、従来のように前記制御
ゲート電極５に負電圧を１パルスのみ印加して消去を行
うと、消去動作後のメモリセルトランジスタ９のしきい
値が経時変化する。この消去動作後のメモリセルトラン
ジスタ９のしきい値の経時変化を抑えることは、本発明
に消去方法により実現できる。以下に本発明の第１の実
施例の消去方法を説明する。例えばしきい値が約８Ｖに
書き込まれた状態の前記メモリセルトランジスタ９の前
記Ｐ型半導体基板１を接地電位にし、前記ドレイン８お
よびソース７を浮遊電位にし、前記制御ゲート電極５に
パルス高さが例えば−１４．５Ｖで、パルス幅が例えば
１０マイクロ秒のパルスを、各パルスの間隔（Ｉ）と印
加するパルスの回数（Ｎ）の積（Ｉ×Ｎ）が０．１秒以
上になるように複数回印加する、例えば各パルスの間隔
を１０ミリ秒にしてパルスを１００回印加することによ
り、電子を前記浮遊ゲート電極３から前記第１のゲート
絶縁膜２を介して前記Ｐ型半導体基板１へ断続的にＦ−
Ｎトンネルさせて、前記メモリセルトランジスタ９のし
きい値が約２．２Ｖになるよう消去する。
おいて、すなわちＰ型半導体基板１上に例えば膜厚１０
０オングストロームのシリコン酸化膜よりなる第１のゲ
ート絶縁膜２と浮遊ゲート電極３と例えば実効的膜厚２
００オングストロームのシリコン窒化膜とシリコン酸化
膜の複合膜よりなる第２のゲート絶縁膜４と制御ゲート
電極５が順次積層された複合ゲート６を有し、前記Ｐ型
半導体基板１表面に前記複合ゲート６を間に挟んで互い
に電気的に分離されたＮ型拡散層よりなるソース７及び
ドレイン８を有して構成されたメモリセルトランジスタ
９において、消去動作の際に、前記制御ゲート電極５に
負電圧を印加して、前記浮遊ゲート電極３に蓄積された
電子を浮遊ゲート電極３の下部全面の領域で前記第１の
ゲート絶縁膜２を介して、前記Ｐ型半導体基板１へＦ−
Ｎトンネルさせる消去方法では、従来のように前記制御
ゲート電極５に負電圧を１パルスのみ印加して消去を行
うと、消去動作後のメモリセルトランジスタ９のしきい
値が経時変化する。この消去動作後のメモリセルトラン
ジスタ９のしきい値の経時変化を抑えることは、本発明
に消去方法により実現できる。以下に本発明の第１の実
施例の消去方法を説明する。例えばしきい値が約８Ｖに
書き込まれた状態の前記メモリセルトランジスタ９の前
記Ｐ型半導体基板１を接地電位にし、前記ドレイン８お
よびソース７を浮遊電位にし、前記制御ゲート電極５に
パルス高さが例えば−１４．５Ｖで、パルス幅が例えば
１０マイクロ秒のパルスを、各パルスの間隔（Ｉ）と印
加するパルスの回数（Ｎ）の積（Ｉ×Ｎ）が０．１秒以
上になるように複数回印加する、例えば各パルスの間隔
を１０ミリ秒にしてパルスを１００回印加することによ
り、電子を前記浮遊ゲート電極３から前記第１のゲート
絶縁膜２を介して前記Ｐ型半導体基板１へ断続的にＦ−
Ｎトンネルさせて、前記メモリセルトランジスタ９のし
きい値が約２．２Ｖになるよう消去する。
【００１１】図２は制御ゲート電極にパルス高さ−１４
．５Ｖ，パルス幅１０マイクロ秒のパルスを印加して消
去する場合、消去動作後のメモリセルトランジスタのし
きい値電圧の経時変化を印加するパルスの回数により比
較した。各パルスの間隔は一律１０ミリ秒とした。消去
動作後にしきい値電圧は徐々に低下する経時変動を示す
。この経時変動は、印加するパルスの回数が多いほど抑
えられる傾向がある。
．５Ｖ，パルス幅１０マイクロ秒のパルスを印加して消
去する場合、消去動作後のメモリセルトランジスタのし
きい値電圧の経時変化を印加するパルスの回数により比
較した。各パルスの間隔は一律１０ミリ秒とした。消去
動作後にしきい値電圧は徐々に低下する経時変動を示す
。この経時変動は、印加するパルスの回数が多いほど抑
えられる傾向がある。
【００１２】図３は、制御ゲート電極にパルス高さ−１
４．５Ｖ，パルス幅１０マイクロ秒のパルスを１００回
印加して消去する場合、消去動作後のメモリセルトラン
ジスタのしきい値電圧の経時変化を印加する各パルスの
間隔の時間により比較した。消去動作後のしきい値電圧
の経時変化は各パルスの間隔が長いほど抑えられる傾向
がある。この様に消去動作後にメモリセルトランジスタ
のしきい値が低下する経時変動を示すのは、消去の際に
メモリセルトランジスタ９の浮遊ゲート電極３下部の第
１のゲート絶縁膜２に電子が捕獲され、この捕獲された
電子が、消去動作後に徐々に浮遊ゲート電極３の自己電
界によりＰ型半導体基板１へ放出されるためと考えられ
る。しきい値の経時変動は、制御ゲート電極５に印加す
るパルスの回数が多いほど、また各パルスの間隔が長い
ほど少ない。
４．５Ｖ，パルス幅１０マイクロ秒のパルスを１００回
印加して消去する場合、消去動作後のメモリセルトラン
ジスタのしきい値電圧の経時変化を印加する各パルスの
間隔の時間により比較した。消去動作後のしきい値電圧
の経時変化は各パルスの間隔が長いほど抑えられる傾向
がある。この様に消去動作後にメモリセルトランジスタ
のしきい値が低下する経時変動を示すのは、消去の際に
メモリセルトランジスタ９の浮遊ゲート電極３下部の第
１のゲート絶縁膜２に電子が捕獲され、この捕獲された
電子が、消去動作後に徐々に浮遊ゲート電極３の自己電
界によりＰ型半導体基板１へ放出されるためと考えられ
る。しきい値の経時変動は、制御ゲート電極５に印加す
るパルスの回数が多いほど、また各パルスの間隔が長い
ほど少ない。
【００１３】図４は消去動作後１秒から１０００秒の間
のメモリセルトランジスタ９のしきい値電圧の変化量の
消去の際に制御ゲート電極５に印加した負の高電圧の連
続パルスのパルス間隔（Ｉ）とパルス回数（Ｎ）の積（
Ｉ×Ｎ）に対する依存性を見た図である。制御ゲート電
極５に印加した各パルスの高さは−１４．５Ｖであり、
幅は１０マイクロ秒である。パルス間隔（Ｉ）×パルス
回数（Ｎ）が約０．１秒以上でメモリセルトランジスタ
９のしきい値電圧の経時変化量は減少する傾向である。 従って、消去動作後にメモリセルトランジスタ９の安定
したしきい値を得るには、消去動作の際に制御ゲート電
極５に負の高電圧の連続パルスを印加して、その各パル
スの間隔（Ｉ）とパルス回数（Ｎ）はＩ×Ｎが０．１秒
以上になるようにすればよい。上述の本発明の第１の実
施例では、消去動作の際にＰ型半導体基板１を接地電位
にし、ソース７及びドレイン８を浮遊電位にし、制御ゲ
ート電極５に負電圧パルスを印加して行ったが、以下に
述べる本発明の第２の実施例のように行ってもよい。す
なわちＰ型半導体基板１及びソース７を接地電位にし、
ドレイン８を浮遊電位にし、制御ゲート電極５に負電圧
パルスを印加して、浮遊ゲート電極３から第１のゲート
絶縁膜２を介してＰ型半導体基板１へ電子をＦ−Ｎトン
ネルさせて行う。この際制御ゲート電極５に印加する負
電圧パルスは、前述のようにパルス間隔（Ｉ）×パルス
回数（Ｎ）が０．１秒以上になるようにする。本発明の
第１の実施例では、消去動作の際に流れる消去電流はＰ
型半導体基板１へ流れ、Ｐ型半導体基板１の電位が持ち
上げられる。この為、消去動作時にメモリセルトランジ
スタの起動を制御する周辺回路を構成するトランジスタ
のしきい値が変動することがあった。しかし本発明の第
２の実施例ではソース７が接地されている為、消去動作
の際の消去電流はソース７へ流れるため、Ｐ型半導体基
板１の電位が持ち上ることはないという利点がある。
のメモリセルトランジスタ９のしきい値電圧の変化量の
消去の際に制御ゲート電極５に印加した負の高電圧の連
続パルスのパルス間隔（Ｉ）とパルス回数（Ｎ）の積（
Ｉ×Ｎ）に対する依存性を見た図である。制御ゲート電
極５に印加した各パルスの高さは−１４．５Ｖであり、
幅は１０マイクロ秒である。パルス間隔（Ｉ）×パルス
回数（Ｎ）が約０．１秒以上でメモリセルトランジスタ
９のしきい値電圧の経時変化量は減少する傾向である。 従って、消去動作後にメモリセルトランジスタ９の安定
したしきい値を得るには、消去動作の際に制御ゲート電
極５に負の高電圧の連続パルスを印加して、その各パル
スの間隔（Ｉ）とパルス回数（Ｎ）はＩ×Ｎが０．１秒
以上になるようにすればよい。上述の本発明の第１の実
施例では、消去動作の際にＰ型半導体基板１を接地電位
にし、ソース７及びドレイン８を浮遊電位にし、制御ゲ
ート電極５に負電圧パルスを印加して行ったが、以下に
述べる本発明の第２の実施例のように行ってもよい。す
なわちＰ型半導体基板１及びソース７を接地電位にし、
ドレイン８を浮遊電位にし、制御ゲート電極５に負電圧
パルスを印加して、浮遊ゲート電極３から第１のゲート
絶縁膜２を介してＰ型半導体基板１へ電子をＦ−Ｎトン
ネルさせて行う。この際制御ゲート電極５に印加する負
電圧パルスは、前述のようにパルス間隔（Ｉ）×パルス
回数（Ｎ）が０．１秒以上になるようにする。本発明の
第１の実施例では、消去動作の際に流れる消去電流はＰ
型半導体基板１へ流れ、Ｐ型半導体基板１の電位が持ち
上げられる。この為、消去動作時にメモリセルトランジ
スタの起動を制御する周辺回路を構成するトランジスタ
のしきい値が変動することがあった。しかし本発明の第
２の実施例ではソース７が接地されている為、消去動作
の際の消去電流はソース７へ流れるため、Ｐ型半導体基
板１の電位が持ち上ることはないという利点がある。
【００１４】
【発明の効果】以上説明したように本発明では半導体基
板上に形成された第１のゲート絶縁膜と浮遊ゲート電極
と第２のゲート絶縁膜と制御ゲート電極を順次積層して
形成された複合ゲートを有し、前記Ｐ型半導体基板表面
に前記複合ゲートを間に挟んで電気的に分離されたＮ型
拡散層よりなるソース及びドレインを有して構成される
一括消去型ＥＥＰＲＯＭのメモリセルトランジスタにお
ける消去動作を、前記Ｐ型半導体基板を接地電位にし、
前記ドレインを浮遊電位にして、前記制御ゲート電極に
各パルスの間隔（Ｉ）と印加するパルスの回数（Ｎ）の
積（Ｉ×Ｎ）が０．１秒以上となる複数回の負電圧パル
スを印加して、前記浮遊ゲート電極に蓄積された電子を
前記第１のゲート絶縁膜を介して前記Ｐ型半導体基板へ
断続的にＦ−Ｎトンネルさせて行うことにより、消去動
作後にメモリセルトランジスタのしきい値が経時変動す
ることなく安定になり、かつ、優れた書き込み／消去繰
り返し特性及び高い誤書き込み耐性が得られて高い信頼
性を得ることができる。
板上に形成された第１のゲート絶縁膜と浮遊ゲート電極
と第２のゲート絶縁膜と制御ゲート電極を順次積層して
形成された複合ゲートを有し、前記Ｐ型半導体基板表面
に前記複合ゲートを間に挟んで電気的に分離されたＮ型
拡散層よりなるソース及びドレインを有して構成される
一括消去型ＥＥＰＲＯＭのメモリセルトランジスタにお
ける消去動作を、前記Ｐ型半導体基板を接地電位にし、
前記ドレインを浮遊電位にして、前記制御ゲート電極に
各パルスの間隔（Ｉ）と印加するパルスの回数（Ｎ）の
積（Ｉ×Ｎ）が０．１秒以上となる複数回の負電圧パル
スを印加して、前記浮遊ゲート電極に蓄積された電子を
前記第１のゲート絶縁膜を介して前記Ｐ型半導体基板へ
断続的にＦ−Ｎトンネルさせて行うことにより、消去動
作後にメモリセルトランジスタのしきい値が経時変動す
ることなく安定になり、かつ、優れた書き込み／消去繰
り返し特性及び高い誤書き込み耐性が得られて高い信頼
性を得ることができる。
【図１】本発明の第１の実施例及び本発明の第２の実施
例及び従来の実施例における消去動作方法を説明するた
めの、浮遊ゲート電極を有するＥＥＰＲＯＭのメモリセ
ルトランジスタの断面図である。
例及び従来の実施例における消去動作方法を説明するた
めの、浮遊ゲート電極を有するＥＥＰＲＯＭのメモリセ
ルトランジスタの断面図である。
【図２】本発明の効果を示すための、消去動作後のメモ
リセルトランジスタのしきい値の経時変化を消去動作の
際に制御ゲート電極に印加する負電圧パルスの回数によ
る依存性を示す。
リセルトランジスタのしきい値の経時変化を消去動作の
際に制御ゲート電極に印加する負電圧パルスの回数によ
る依存性を示す。
【図３】本発明の効果を示すための、消去動作後のメモ
リセルトランジスタのしきい値の経時変化を消去動作の
際に制御ゲート電極に印加する複数の負電圧パルスの各
パルス間隔時間依存性を示す。
リセルトランジスタのしきい値の経時変化を消去動作の
際に制御ゲート電極に印加する複数の負電圧パルスの各
パルス間隔時間依存性を示す。
【図４】本発明の効果を示すための消去動作後１秒から
１０００秒までのメモリセルトランジスタのしきい値の
経時変化量の消去動作の際制御ゲート電極に印加した負
の高電圧の連続パルスの互いのパルス間隔と印加するパ
ルス回数の積に対する依存性を示す図である。
１０００秒までのメモリセルトランジスタのしきい値の
経時変化量の消去動作の際制御ゲート電極に印加した負
の高電圧の連続パルスの互いのパルス間隔と印加するパ
ルス回数の積に対する依存性を示す図である。
Claims (3)
- 【請求項１】 半導体基板の一主面上に第１のゲート
絶縁膜と浮遊ゲート電極と第２のゲート絶縁膜と制御ゲ
ート電極とを順次積層して形成された複合ゲートを有し
、前記半導体基板表面に前記複合ゲートを間に挟んで互
いに電気的に分離されたソースとドレインを有する不揮
発性半導体記憶装置において、前記浮遊ゲート電極に蓄
積された電子を引き抜く消去動作の際に、前記ドレイン
を浮遊電位にし、前記制御ゲート電極に互いのパルスと
間隔と印加するパルスの回数の積が０．１秒以上である
負の高電圧の複数の連続パルスを印加して、前記浮遊ゲ
ート電極に蓄積された電子を前記第１のゲート絶縁膜を
介して前記半導体基板へ断続的にファウエル−ノルドハ
イムトンネルさせて行うことを特徴とする不揮発性半導
体装置の起動方法。 - 【請求項２】 前記消去動作の際に前記ソースを浮遊
電位にすることを特徴とする前記請求項１記載の不揮発
性半導体装置の起動方法。 - 【請求項３】 前記消去動作の際に前記ソースを接地
電位にすることを特徴とする請求項１記載の不揮発性半
導体装置の起動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7663591A JP2794974B2 (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
| US07/866,510 US5255237A (en) | 1991-04-10 | 1992-04-10 | Method of erasing a nonvolatile semiconductor storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7663591A JP2794974B2 (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04310696A true JPH04310696A (ja) | 1992-11-02 |
| JP2794974B2 JP2794974B2 (ja) | 1998-09-10 |
Family
ID=13610836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7663591A Expired - Fee Related JP2794974B2 (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5255237A (ja) |
| JP (1) | JP2794974B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06150676A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| JPH06291327A (ja) * | 1993-04-05 | 1994-10-18 | Nec Corp | 半導体不揮発性メモリ |
| US5432749A (en) * | 1994-04-26 | 1995-07-11 | National Semiconductor Corporation | Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling |
| KR980005016A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 플래쉬 메모리 소자의 소거방법 |
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| EP1367659B1 (en) * | 2002-05-21 | 2012-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Organic field effect transistor |
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| JPS5630767A (en) * | 1979-08-21 | 1981-03-27 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JPS63306598A (ja) * | 1987-06-08 | 1988-12-14 | Hitachi Ltd | 不揮発性メモリセルの消去方式 |
| JPH02223097A (ja) * | 1989-02-22 | 1990-09-05 | Toshiba Corp | 不揮発性半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158777A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | フローティングゲート型不揮発性メモリ |
| US4894802A (en) * | 1988-02-02 | 1990-01-16 | Catalyst Semiconductor, Inc. | Nonvolatile memory cell for eeprom including a floating gate to drain tunnel area positioned away from the channel region to prevent trapping of electrons in the gate oxide during cell erase |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| US5132935A (en) * | 1990-04-16 | 1992-07-21 | Ashmore Jr Benjamin H | Erasure of eeprom memory arrays to prevent over-erased cells |
-
1991
- 1991-04-10 JP JP7663591A patent/JP2794974B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-10 US US07/866,510 patent/US5255237A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5255237A (en) | 1993-10-19 |
| JP2794974B2 (ja) | 1998-09-10 |
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|---|---|---|---|
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