JPH0513595A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 微細なコンタクトホールを有する超ＬＳＩメ
モリ等の半導体集積回路装置の製造方法において、コン
タクトホールをセルフアラインにより微細且つ高密度に
形成する。 【構成】 オフセット絶縁膜を有するゲート電極の側面
にサイドウォールを形成した後層間絶縁膜を形成し、溝
形成用レジスト膜をマスクとするエッチングにより該層
間絶縁膜に配線溝を形成し、更に該レジスト膜を除くこ
となくコンタクトホール形成用のレジスト膜を形成し、
両レジスト膜をマスクとしてエッチングすることにより
コンタクトホールを形成し、レジスト膜除去後配線膜を
選択成長、ブランケット成長により形成する。 【効果】 コンタクトホールを、レジスト膜を用いたリ
ソグラフィ技術の解像限界を超えて小さくでき、延いて
はコンタクトホールの配線密度を高くできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法、特に微細なコンタクトホールを有する超ＬＳ
Ｉメモリ等の半導体集積回路装置の製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ、ＳＲＡＭ等の超ＬＳＩメモリ
においては、ビットデータ取り出しのためにＭＯＳトラ
ンジスタの拡散層を開口させるビットコンタクトホール
及び該コンタクトホールを通して拡散層と接続される配
線膜、即ちビット線の形成が必要である。

【０００３】そして、従来においてはフォトリングラフ
ィ技術の駆使により目的位置にビットコンタクトホール
を形成していたが、このような技術によれば、リングラ
フィの限界解像度、フォトマスクの合せ精度の限界等に
よってビットコンタクトホールの集積密度が制約され、
延いてはメモリの集積度が制約される。

【０００４】そこで、ビットコンタクトホールを自己整
合的に形成する技術の開発が試みられている。その一つ
の例としてゲート電極上にオフセット絶縁膜を形成しゲ
ート電極側面にＬＤＤサイドウォールを形成し、ゲート
電極に被るようなビットコンタクトホールを隣接ゲート
電極のサイドウォール間に形成する技術が挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、上述した自
己整合的ビットコンタクトホールの形成によれば、ゲー
ト電極の延びる方向と直角方向におけるビットコンタク
トホールの位置決めに関してマージンが付加されること
はないが、ゲート電極の延びる方向におけるビットコン
タクトホール間の位置関係の規定が難しく、その方向に
おけるビットコンタクトホールの集積密度の向上を図る
ことに限界があった。

【０００６】本発明はこのような問題点を解決すべく為
されたものであり、コンタクトホールの微細化を図り、
コンタクトホールの配置密度を高め、更に、コンタクト
ホールを通して半導体基板表面に接続される配線膜の信
頼度及び集積度の向上を図ることを目的とする

【０００７】

【課題を解決するための手段】本発明半導体集積回路装
置の製造方法は、上面にオフセット絶縁膜を有するゲー
ト電極側面にサイドウォールを形成した後、基板表面に
層間絶縁膜を形成し、該層間絶縁膜上に溝形成用レジス
ト膜を形成し、該レジスト膜をマスクとして層間絶縁膜
に配線溝を形成し、更に該溝形成用レジスト膜を除去す
ることなくコンタクトホール形成用レジスト膜を形成
し、該レジスト膜及び上記溝形成用レジスト膜をマスク
として層間絶縁膜をエッチングすることにコンタクトホ
ールを形成し、その後、各レジスト膜を除去した後、上
記コンタクトホール及び上記溝を埋める配線膜を形成す
ることを特徴とする。

【０００８】

【実施例】以下、本発明半導体集積回路装置の製造方法
を図示実施例に従って詳細に説明する。図１の（Ａ）乃
至（Ｆ）は本発明半導体集積回路装置の製造方法の一つ
の実施例を工程順に示す平面図であり、図２乃至図５は
同じく断面図である。

【０００９】（Ａ）図２に示すようにＭＯＳトランジス
タを形成した後層間絶縁膜を形成する。図面において、
１は半導体基板、２はウエル、３はゲート絶縁膜、４は
選択酸化により形成されたフィールド絶縁膜、５は多結
晶シリコンからなるゲート電極、６は該ゲート電極５の
上面に形成されたオフセット絶縁膜、７、８はライトド
ープ領域を備えたソース／ドレイン領域で、そのうちソ
ース／ドレイン領域７にビットコンタクトホールが形成
される。尚、便宜上このビットコンタクトホールが形成
される領域７をソース領域と称し、領域８をドレイン領
域と称することとする。

【００１０】９はＬＤＤサイドウォール、１０は半導体
基板表面上に形成された層間絶縁膜であり、図１の
（Ａ）及び図２は該層間絶縁膜１０の形成後の状態を示
す。そして、図２は図１の（Ａ）の２−２線に沿う断面
図であり、図３乃至図５も図１の（Ａ）の２−２線に沿
う断面における工程の進行に伴う形状、構造の変化を示
す。尚、ドレイン領域８の電極の取り出しについては本
発明の本質と直接関係しないので触れず、図面にも詳細
を図示せず単に層間絶縁膜１０で被われているかのよう
に示した。また、図１の（Ａ）にはゲート電極５及びソ
ース領域７及びドレイン領域８のみを示した。

【００１１】（Ｂ）次に、溝形成用レジスト膜１１を形
成し、該レジスト膜１１をマスクとして層間絶縁膜１０
を選択的にエッチングすることにより図３に示すように
該層間絶縁膜１０に配線溝１２を形成する。このエッチ
ング深さは層間絶縁膜１０の膜厚よりも充分に薄くす
る。配線溝１２は図１の（Ｂ）に示すようにビット線を
形成すべきところに形成される。

【００１２】（Ｃ）次に、上記溝形成用レジスト膜１１
を残したままでコンタクトホール形成用レジスト膜１３
を図４に示すように形成する。該レジスト膜１３はゲー
ト電極５上に及ぶ大きさの非マスク部分をコンタクトホ
ールを形成すべき位置に有する。図１の（Ｃ）はレジス
ト膜１３形成後の状態を示す。尚、コンタクトホール形
成用レジスト膜１３を形成する場合に重要なのは、該レ
ジスト膜１３と既に形成済みの溝形成用レジスト膜１１
とが混合しないように該溝形成用レジスト膜１１を充分
にハードニングしておくことである。

【００１３】（Ｄ）次に、上記レジスト膜１１及び１３
をマスクとして層間絶縁膜１０をエッチングすることに
よりビットコンタクトホール１５を形成する。図１の
（Ｄ）は該ビットコンタクトホール１５形成後の状態を
示し、ハッチングの部分が層間絶縁膜１０のエッチング
された領域となる。そのうち、方向の異なる二種のハッ
チングが交差した部分がビットコンタクトホール１５で
ある。

【００１４】（Ｅ）次にレジスト膜１１及び１３を例え
ば酸素プラズマアッシングにより完全に除去した後ソー
ス領域７の表面が開口するビットコンタクトホール１５
にタングステン１６を選択的ＣＶＤにより成長させる。
すると、先ず、図１の（Ｅ）の二つの方向のハッチング
が施された領域がタングステンＷで埋まる。更にこの選
択的ＣＶＤを続けると、図１の（Ｅ）のハッチング施さ
れた領域全体がタングステンＷにより埋まる。

【００１５】その後、ブランケットタングステン成長法
によりタングステン１６を全面的に形成すると配線溝１
２がタングステン１６で埋まり始める。更にブランケッ
トタングステン成長法を続けると完全に配線溝１２が埋
まりきり、基板表面をタングステン１６で全面的に覆わ
れた状態になる。その後、配線溝１２から食み出した部
分をレジスト膜１７をマスクとする選択的エッチングに
より除去する。図１の（Ｅ）の１点鎖線はレジスト膜１
７の境界を示し、配線溝１２を覆わないようにエッチン
グ領域が広めにされている。

【００１６】（Ｆ）その後、タングステン１６を適宜エ
ッチバックすると図５に示すように配線溝１２を埋めた
タングステンからなる配線膜１６が形成される。図１の
（Ｆ）はこのエッチバック後の状態を示し、ハッチング
を施された部分が配線膜１６である。このような半導体
集積回路装置の製造方法によれば、ゲート電極５のサイ
ドウォール６、６によりゲート電極５と直交する向きに
おけるコンタクトホールのセルフアライメントが可能で
あり、そして、ゲート電極５上にはオフセット絶縁膜６
があるのでコンタクトホールをゲート電極５上方を覆う
ように形成でき、レジスト膜１１、１３による非マスク
部分が大きくても、また若干のマスクずれがあっても確
実なコンタクトができる。従って、フォトリソグラフィ
の限界解像度を超えてコンタクトホールの微細化、高集
積化を図ることができる。

【００１７】

【発明の効果】本発明半導体集積回路装置の製造方法
は、オフセット絶縁膜を上面に有するゲート電極の側面
にサイドウォールを形成した後、半導体基板表面に層間
絶縁膜を形成する工程と、上記層間絶縁膜上に、後で形
成するコンタクトホールを通して半導体基板表面部の拡
散層と接続する配線層のネガのパターンを有する溝形成
用レジスト膜を形成し、該レジスト膜をマスクとして層
間絶縁膜を該層間絶縁膜の膜厚により薄くエッチングし
て配線溝を形成する工程と、上記溝形成用レジスト膜上
にコンタクトホールを形成すべき部分を覆わないパター
ンのコンタクトホール形成用レジスト膜を形成し、該レ
ジスト膜及び上記溝形成用レジスト膜をマスクとして層
間絶縁膜をエッチングすることによりコンタクトホール
を形成する工程と、上記各レジスト膜を除去した後、上
記コンタクトホール及び上記配線溝を埋める配線膜を形
成する工程と、を有することを特徴とするものである。
従って、本発明半導体集積回路装置の製造方法によれ
ば、ゲート電極と直交する向きにおけるコンタクトホー
ルのセルフアラインが可能であり、そしてゲート電極上
にはオフセット絶縁膜があるので二つのレジスト膜の非
マスク部分が大きくても良く、また若干のマスク合せず
れがあっても確実なコンタクトができる。従って、フォ
トリソグラフィの限界解像度を超えてコンタクトホール
の微細化、高集積化を図ることができる。

【図面の簡単な説明】

【図１】図１（Ａ）乃至（Ｆ）は本発明半導体集積回路
装置の製造方法の一つの実施例を工程順に示す断面図で
ある。

【図２】上記実施例の工程（Ａ）の断面図である。

【図３】上記実施例の工程（Ｂ）の断面図である。

【図４】上記実施例の工程（Ｃ）の断面図である。

【図５】上記実施例の配線膜形成後の断面図である。

【符号の説明】

１ 基板 ５ ゲート電極 ６ オフセット絶縁膜 ７ 拡散層 ９ サイドウォール １０ 層間絶縁膜 １１ 溝形成用レジスト膜 １３ コンタクトホール形成用レジスト膜 １５ コンタクトホール １６ 配線膜

Claims (1)

1. 【特許請求の範囲】 【請求項１】 オフセット絶縁膜を上面に有するゲート
   電極の側面にサイドウォールを形成した後、半導体基板
   表面に層間絶縁膜を形成する工程と、 上記層間絶縁膜上に、後で形成するコンタクトホールを
   通して半導体基板表面部の拡散層と接続される配線層の
   ネガのパターンを有する溝形成用レジスト膜を形成し、
   該レジスト膜をマスクとして層間絶縁膜を該層間絶縁膜
   の膜厚により薄くエッチングして配線溝を形成する工程
   と、 上記溝形成用レジスト膜上にコンタクトホールを形成す
   べき部分を覆わないパターンのコンタクトホール形成用
   レジスト膜を形成し、該レジスト膜及び上記溝形成用レ
   ジスト膜をマスクとして層間絶縁膜をエッチングするこ
   とによりコンタクトホールを形成する工程と、 上記各レジスト膜を除去した後、上記コンタクトホール
   及び上記配線溝を埋める配線膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
   法。