JPH05129286A - 窒化シリコン膜 - Google Patents
窒化シリコン膜Info
- Publication number
- JPH05129286A JPH05129286A JP31868691A JP31868691A JPH05129286A JP H05129286 A JPH05129286 A JP H05129286A JP 31868691 A JP31868691 A JP 31868691A JP 31868691 A JP31868691 A JP 31868691A JP H05129286 A JPH05129286 A JP H05129286A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- stress
- film
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】比較的高い温度でも薄膜素子のしきい値電圧の
シフト量を小さくして、その信頼性を向上させることが
できる、窒化シリコン膜を提供する。 【構成】窒化シリコン膜の内部応力を１．５×１０9 〜
２．５×１０9 ｄｙｎ／ｃｍ2 の範囲にした。
シフト量を小さくして、その信頼性を向上させることが
できる、窒化シリコン膜を提供する。 【構成】窒化シリコン膜の内部応力を１．５×１０9 〜
２．５×１０9 ｄｙｎ／ｃｍ2 の範囲にした。
Description
【０００１】
【産業上の利用分野】本発明は、プラズマＣＶＤ法によ
り成膜される窒化シリコン膜に関するものである。
り成膜される窒化シリコン膜に関するものである。
【０００２】
【従来の技術】窒化シリコン（Ｓi Ｎ）膜は、薄膜トラ
ンジスタや薄膜ダイオード等の薄膜素子の絶縁膜に用い
られており、この窒化シリコン膜は、一般に、プラズマ
ＣＶＤ法によって成膜されている。
ンジスタや薄膜ダイオード等の薄膜素子の絶縁膜に用い
られており、この窒化シリコン膜は、一般に、プラズマ
ＣＶＤ法によって成膜されている。
【０００３】この窒化シリコン膜のプラズマＣＶＤ法に
よる成膜は、従来、プロセスガスであるＳi Ｈ4 ，ＮＨ
3 ，Ｎ2 の流量比を、Ｓi Ｈ4 ／ＮＨ3 ／Ｎ2 ＝約３０
／６０／３９０(CCM) に制御して行なわれており、この
ガス流量比で成膜された窒化シリコン膜は、約３．１×
１０9 ｄｙｎ／ｃｍ2 程度の内部応力（引張応力）をも
っている。
よる成膜は、従来、プロセスガスであるＳi Ｈ4 ，ＮＨ
3 ，Ｎ2 の流量比を、Ｓi Ｈ4 ／ＮＨ3 ／Ｎ2 ＝約３０
／６０／３９０(CCM) に制御して行なわれており、この
ガス流量比で成膜された窒化シリコン膜は、約３．１×
１０9 ｄｙｎ／ｃｍ2 程度の内部応力（引張応力）をも
っている。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の窒
化シリコン膜は、温度が５０℃程度以上になると、薄膜
素子のしきい値電圧を大きくシフトさせてしまうという
問題をもっており、そのため、従来の窒化シリコン膜を
絶縁膜とする薄膜素子は、この薄膜素子を使用する電子
機器（例えば薄膜素子を能動素子とするアクティブマト
リックス液晶表示装置等）の製造工程における熱処理時
や、前記電子機器の使用中の温度変化によって、動作特
性が大きく変化してしまうという問題をもっていた。
化シリコン膜は、温度が５０℃程度以上になると、薄膜
素子のしきい値電圧を大きくシフトさせてしまうという
問題をもっており、そのため、従来の窒化シリコン膜を
絶縁膜とする薄膜素子は、この薄膜素子を使用する電子
機器（例えば薄膜素子を能動素子とするアクティブマト
リックス液晶表示装置等）の製造工程における熱処理時
や、前記電子機器の使用中の温度変化によって、動作特
性が大きく変化してしまうという問題をもっていた。
【０００５】本発明の目的は、比較的高い温度でも薄膜
素子のしきい値電圧のシフト量を小さくして、その信頼
性を向上させることができる、窒化シリコン膜を提供す
ることにある。
素子のしきい値電圧のシフト量を小さくして、その信頼
性を向上させることができる、窒化シリコン膜を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の窒化シリコン膜
は、その内部応力を１．５×１０9 〜２．５×１０9 ｄ
ｙｎ／ｃｍ2 の範囲にしたものである。
は、その内部応力を１．５×１０9 〜２．５×１０9 ｄ
ｙｎ／ｃｍ2 の範囲にしたものである。
【０００７】
【作用】上記範囲の内部応力をもつ窒化シリコン膜を絶
縁膜とする薄膜素子は、比較的高い温度にさらされて
も、そのしきい値電圧のシフト量は小さい。
縁膜とする薄膜素子は、比較的高い温度にさらされて
も、そのしきい値電圧のシフト量は小さい。
【０００８】
【実施例】以下、本発明の実施例を説明する。
【０００９】この実施例の窒化シリコン膜は、例えばａ
−Ｓi ：Ｈ（水素化アモルファスシリコン）半導体を用
いた薄膜トランジスタのゲート絶縁膜に用いられるもの
であり、その内部応力は１．５×１０9 〜２．５×１０
9 ｄｙｎ／ｃｍ2 の範囲である。なお、この応力は引張
応力である。
−Ｓi ：Ｈ（水素化アモルファスシリコン）半導体を用
いた薄膜トランジスタのゲート絶縁膜に用いられるもの
であり、その内部応力は１．５×１０9 〜２．５×１０
9 ｄｙｎ／ｃｍ2 の範囲である。なお、この応力は引張
応力である。
【００１０】上記窒化シリコン膜は、プラズマＣＶＤ法
により、例えば次の成膜条件で成膜する。
により、例えば次の成膜条件で成膜する。
【００１１】 成膜温度（窒化シリコン膜を成膜する基板の温度）；２
５０℃ プロセスガス；Ｓi Ｈ4 ／ＮＨ3 ／Ｎ2 ＝３０／１８０
／２７０(CCM) 圧力；０．５Ｔorr ＲＦ周波数；１３．５６ＭＨz ＲＦパワー密度；８４ｍＷ／ｃｍ2 成膜膜厚；４００ｎｍ 上記成膜条件は、従来の窒化シリコン膜の成膜条件に対
してプロセスガスの流量比を変えたもので［従来はＳi
Ｈ4 ／ＮＨ3 ／Ｎ2 ＝３０／６０／３９０(CCM) ］、こ
の成膜条件で成膜した窒化シリコン膜の応力（引張応
力）は、ほぼ１．８×１０9 ｄｙｎ／ｃｍ2 である。
５０℃ プロセスガス；Ｓi Ｈ4 ／ＮＨ3 ／Ｎ2 ＝３０／１８０
／２７０(CCM) 圧力；０．５Ｔorr ＲＦ周波数；１３．５６ＭＨz ＲＦパワー密度；８４ｍＷ／ｃｍ2 成膜膜厚；４００ｎｍ 上記成膜条件は、従来の窒化シリコン膜の成膜条件に対
してプロセスガスの流量比を変えたもので［従来はＳi
Ｈ4 ／ＮＨ3 ／Ｎ2 ＝３０／６０／３９０(CCM) ］、こ
の成膜条件で成膜した窒化シリコン膜の応力（引張応
力）は、ほぼ１．８×１０9 ｄｙｎ／ｃｍ2 である。
【００１２】上記成膜条件で成膜した窒化シリコン膜を
ゲート絶縁膜とする薄膜トランジスタは、従来の窒化シ
リコン膜を用いた薄膜トランジスタに比べて温度に対す
るしきい値電圧のシフト量が小さい。
ゲート絶縁膜とする薄膜トランジスタは、従来の窒化シ
リコン膜を用いた薄膜トランジスタに比べて温度に対す
るしきい値電圧のシフト量が小さい。
【００１３】これは、上記成膜条件で成膜した窒化シリ
コン膜を用いた被検体と、従来の窒化シリコン膜を用い
た被検体とを製作し、これら被検体をＢＴ処理（Ｂias
Ｔemperature treatment）してＢＴ処理温度に対する容
量−電圧特性のしきい値電圧Ｖthのシフト量ΔＶthを調
べた結果からも確認された。
コン膜を用いた被検体と、従来の窒化シリコン膜を用い
た被検体とを製作し、これら被検体をＢＴ処理（Ｂias
Ｔemperature treatment）してＢＴ処理温度に対する容
量−電圧特性のしきい値電圧Ｖthのシフト量ΔＶthを調
べた結果からも確認された。
【００１４】図１および図２は上記被検体を示してい
る。この被検体は、ガラス基板１の上に、下部電極２
と、窒化シリコン膜３と、ａ−Ｓi ：Ｈからなるｉ型半
導体層４およびｎ型半導体層５と、上部電極６とを積層
したもので、下部電極２上の各積層膜３，４，５，６の
一部には、下部電極２に電圧を印加するための開口７を
設けてある。なお、上記実施例の窒化シリコン膜を用い
た被検体も、従来の窒化シリコン膜を用いた被検体も、
その窒化シリコン膜３は、平行平板型プラズマＣＶＤ装
置によって４００ｎｍの膜厚に成膜した。
る。この被検体は、ガラス基板１の上に、下部電極２
と、窒化シリコン膜３と、ａ−Ｓi ：Ｈからなるｉ型半
導体層４およびｎ型半導体層５と、上部電極６とを積層
したもので、下部電極２上の各積層膜３，４，５，６の
一部には、下部電極２に電圧を印加するための開口７を
設けてある。なお、上記実施例の窒化シリコン膜を用い
た被検体も、従来の窒化シリコン膜を用いた被検体も、
その窒化シリコン膜３は、平行平板型プラズマＣＶＤ装
置によって４００ｎｍの膜厚に成膜した。
【００１５】上記被検体のＢＴ処理温度に対するしきい
値電圧Ｖthのシフト量ΔＶthは、次のようにして求め
た。
値電圧Ｖthのシフト量ΔＶthは、次のようにして求め
た。
【００１６】まず、被検体を無バイアス状態で２００℃
に約１０分間加熱して初期化処理し、この被検体の容量
−電圧特性を測定した。次に、初期化処理した被検体を
２５〜８０℃の範囲の所定のＢＴ処理温度に加熱して下
部電極２と上部電極６との間にバイアス電圧を約１０分
間印加するＢＴ処理を行ない、ＢＴ処理後の容量−電圧
特性を測定した。このＢＴ処理は、負のバイアス電圧を
印加する−ＢＴ処理と、正のバイアス電圧を印加する＋
ＢＴ処理との両方の処理を行ない、両方のＢＴ処理後の
容量−電圧特性をそれぞれ測定した。なお、上記−ＢＴ
処理は、下部電極２に、上部電極６に対して−０．８７
５ＭＶ／ｃｍの電界を印加して行ない、＋ＢＴ処理は、
下部電極２に、上部電極６に対して＋０．８７５ＭＶ／
ｃｍの電界を印加して行なった。
に約１０分間加熱して初期化処理し、この被検体の容量
−電圧特性を測定した。次に、初期化処理した被検体を
２５〜８０℃の範囲の所定のＢＴ処理温度に加熱して下
部電極２と上部電極６との間にバイアス電圧を約１０分
間印加するＢＴ処理を行ない、ＢＴ処理後の容量−電圧
特性を測定した。このＢＴ処理は、負のバイアス電圧を
印加する−ＢＴ処理と、正のバイアス電圧を印加する＋
ＢＴ処理との両方の処理を行ない、両方のＢＴ処理後の
容量−電圧特性をそれぞれ測定した。なお、上記−ＢＴ
処理は、下部電極２に、上部電極６に対して−０．８７
５ＭＶ／ｃｍの電界を印加して行ない、＋ＢＴ処理は、
下部電極２に、上部電極６に対して＋０．８７５ＭＶ／
ｃｍの電界を印加して行なった。
【００１７】次に、上記被検体の初期化処理後の容量−
電圧特性（以下初期特性という）と、−ＢＴ処理後およ
び＋ＢＴ処理後の容量−電圧特性とから、初期特性に対
する−ＢＴ処理後のしきい値電圧のシフト量と、上記初
期特性に対する＋ＢＴ処理後のしきい値電圧のシフト量
とを求め、これらシフト量から、ＢＴ処理温度に対する
しきい値電圧Ｖthのシフト量ΔＶthを算出した。
電圧特性（以下初期特性という）と、−ＢＴ処理後およ
び＋ＢＴ処理後の容量−電圧特性とから、初期特性に対
する−ＢＴ処理後のしきい値電圧のシフト量と、上記初
期特性に対する＋ＢＴ処理後のしきい値電圧のシフト量
とを求め、これらシフト量から、ＢＴ処理温度に対する
しきい値電圧Ｖthのシフト量ΔＶthを算出した。
【００１８】なお、上記被検体のＢＴ処理温度に対する
しきい値電圧Ｖthのシフト量ΔＶthは、上記−ＢＴ処理
を行なったときのシフト量ΔＶth(-) と、＋ＢＴ処理を
行なったときのシフト量ΔＶth(+) との和であり、上記
シフト量ΔＶthは、ΔＶth＝ΔＶth(-) ＋ΔＶth(+) と
して求められる。
しきい値電圧Ｖthのシフト量ΔＶthは、上記−ＢＴ処理
を行なったときのシフト量ΔＶth(-) と、＋ＢＴ処理を
行なったときのシフト量ΔＶth(+) との和であり、上記
シフト量ΔＶthは、ΔＶth＝ΔＶth(-) ＋ΔＶth(+) と
して求められる。
【００１９】図３は、ＢＴ処理温度を２５℃，５０℃，
８０℃の３段階に選んで、各ＢＴ処理温度に対する被検
体のしきい値電圧Ｖthのシフト量ΔＶthを調べた結果を
示しており、図において実線は上記実施例の窒化シリコ
ン膜（応力１．８×１０9 ｄｙｎ／ｃｍ2 ）を用いた被
検体の特性、破線は従来の窒化シリコン膜（応力３．１
×１０9 ｄｙｎ／ｃｍ2 ）を用いた被検体の特性であ
る。
８０℃の３段階に選んで、各ＢＴ処理温度に対する被検
体のしきい値電圧Ｖthのシフト量ΔＶthを調べた結果を
示しており、図において実線は上記実施例の窒化シリコ
ン膜（応力１．８×１０9 ｄｙｎ／ｃｍ2 ）を用いた被
検体の特性、破線は従来の窒化シリコン膜（応力３．１
×１０9 ｄｙｎ／ｃｍ2 ）を用いた被検体の特性であ
る。
【００２０】この図３のように、上記実施例の窒化シリ
コン膜を用いた被検体は、従来の窒化シリコン膜を用い
た被検体に比べて、ＢＴ処理温度に対するしきい値電圧
のシフト量ΔＶthが小さく、特に５０℃以上（図では８
０℃）の比較的高い温度に対するシフト量ΔＶthは、従
来のものに比べてかなり小さい。
コン膜を用いた被検体は、従来の窒化シリコン膜を用い
た被検体に比べて、ＢＴ処理温度に対するしきい値電圧
のシフト量ΔＶthが小さく、特に５０℃以上（図では８
０℃）の比較的高い温度に対するシフト量ΔＶthは、従
来のものに比べてかなり小さい。
【００２１】したがって、上記実施例の窒化シリコン膜
を薄膜トランジスタのゲート絶縁膜に用いれば、比較的
高い温度にさらされても薄膜トランジスタのしきい値電
圧のシフト量は小さいから、その信頼性を向上させるこ
とができる。
を薄膜トランジスタのゲート絶縁膜に用いれば、比較的
高い温度にさらされても薄膜トランジスタのしきい値電
圧のシフト量は小さいから、その信頼性を向上させるこ
とができる。
【００２２】なお、上記窒化シリコン膜は、薄膜トラン
ジスタのゲート絶縁膜に限らず、例えば薄膜ダイオード
等の各種薄膜素子の絶縁膜に広く適用できる。
ジスタのゲート絶縁膜に限らず、例えば薄膜ダイオード
等の各種薄膜素子の絶縁膜に広く適用できる。
【００２３】また、図３には、応力が１．８×１０9 ｄ
ｙｎ／ｃｍ2 の窒化シリコン膜を用いた被検体のＢＴ処
理温度に対するしきい値電圧シフト量ΔＶthを示した
が、上記応力は、１．５×１０9 〜２．５×１０9 ｄｙ
ｎ／ｃｍ2 の範囲であればよく、応力がこの範囲であれ
ば、薄膜素子の温度によるしきい値電圧のシフト量を、
従来の窒化シリコン膜を用いる薄膜素子に比べて十分小
さくすることができる。
ｙｎ／ｃｍ2 の窒化シリコン膜を用いた被検体のＢＴ処
理温度に対するしきい値電圧シフト量ΔＶthを示した
が、上記応力は、１．５×１０9 〜２．５×１０9 ｄｙ
ｎ／ｃｍ2 の範囲であればよく、応力がこの範囲であれ
ば、薄膜素子の温度によるしきい値電圧のシフト量を、
従来の窒化シリコン膜を用いる薄膜素子に比べて十分小
さくすることができる。
【００２４】すなわち、図４は、図１および図２に示し
た被検体の窒化シリコン膜の応力を種々の値に選んで、
各被検体を２５℃，５０℃，８０℃の温度でＢＴ処理し
たときのＢＴ処理温度に対するしきい値電圧シフト量Δ
Ｖthを調べた結果を示している。
た被検体の窒化シリコン膜の応力を種々の値に選んで、
各被検体を２５℃，５０℃，８０℃の温度でＢＴ処理し
たときのＢＴ処理温度に対するしきい値電圧シフト量Δ
Ｖthを調べた結果を示している。
【００２５】この図４のように、応力が１．５×１０9
〜２．５×１０9 ｄｙｎ／ｃｍ2 の範囲の窒化シリコン
膜を用いた被検体は、２５℃，５０℃，８０℃のいずれ
の温度でＢＴ処理したときも、しきい値電圧のシフト量
ΔＶthは小さい。これに対して、応力が２．５×１０9
ｄｙｎ／ｃｍ2 より大きい窒化シリコン膜や、応力が
１．５×１０9 ｄｙｎ／ｃｍ2 より小さい窒化シリコン
膜を用いた被検体は、ＢＴ処理温度が５０℃より低けれ
ばしきい値電圧のシフト量ΔＶthは比較的小さいが、５
０℃以上でＢＴ処理すると、しきい値電圧がかなり大き
くシフトしてしまう。
〜２．５×１０9 ｄｙｎ／ｃｍ2 の範囲の窒化シリコン
膜を用いた被検体は、２５℃，５０℃，８０℃のいずれ
の温度でＢＴ処理したときも、しきい値電圧のシフト量
ΔＶthは小さい。これに対して、応力が２．５×１０9
ｄｙｎ／ｃｍ2 より大きい窒化シリコン膜や、応力が
１．５×１０9 ｄｙｎ／ｃｍ2 より小さい窒化シリコン
膜を用いた被検体は、ＢＴ処理温度が５０℃より低けれ
ばしきい値電圧のシフト量ΔＶthは比較的小さいが、５
０℃以上でＢＴ処理すると、しきい値電圧がかなり大き
くシフトしてしまう。
【００２６】これは、窒化シリコン膜の応力が１．５×
１０9 〜２．５×１０9 ｄｙｎ／ｃｍ2 の範囲であれ
ば、この窒化シリコン膜とその上のｉ型半導体層との界
面の状態は良好であるが、応力がこの範囲を越えると、
ｉ型半導体層との界面の状態が悪くなるためである。
１０9 〜２．５×１０9 ｄｙｎ／ｃｍ2 の範囲であれ
ば、この窒化シリコン膜とその上のｉ型半導体層との界
面の状態は良好であるが、応力がこの範囲を越えると、
ｉ型半導体層との界面の状態が悪くなるためである。
【００２７】なお、上記窒化シリコン膜の応力は、プロ
セスガス（Ｓi Ｈ4 ，ＮＨ3 ，Ｎ2 ）の流量比を制御す
ることによって任意に選ぶことができるし、また、プロ
セスガスの流量比は一定とし、このプロセスガスの総流
量を制御することによっても任意に選ぶことができる。
セスガス（Ｓi Ｈ4 ，ＮＨ3 ，Ｎ2 ）の流量比を制御す
ることによって任意に選ぶことができるし、また、プロ
セスガスの流量比は一定とし、このプロセスガスの総流
量を制御することによっても任意に選ぶことができる。
【００２８】
【発明の効果】本発明の窒化シリコン膜は、その内部応
力を１．５×１０9 〜２．５×１０9 ｄｙｎ／ｃｍ2 の
範囲にしたものであるから、比較的高い温度でも薄膜素
子のしきい値電圧のシフト量を小さくして、その信頼性
を向上させることができる。
力を１．５×１０9 〜２．５×１０9 ｄｙｎ／ｃｍ2 の
範囲にしたものであるから、比較的高い温度でも薄膜素
子のしきい値電圧のシフト量を小さくして、その信頼性
を向上させることができる。
【図１】ＢＴ処理温度に対するしきい値電圧Ｖthのシフ
ト量ΔＶthを調べるのに用いた被検体の平面図。
ト量ΔＶthを調べるのに用いた被検体の平面図。
【図２】図１のII−II線に沿う断面図。
【図３】ＢＴ処理温度と被検体のしきい値電圧シフト量
ΔＶthとの関係を示す図。
ΔＶthとの関係を示す図。
【図４】窒化シリコン膜の応力とＢＴ処理温度に対する
被検体のしきい値電圧シフト量ΔＶthとの関係を示す
図。
被検体のしきい値電圧シフト量ΔＶthとの関係を示す
図。
１…ガラス基板、２…下部電極、３…窒化シリコン膜、
４…ｉ型半導体層、５…ｎ型半導体層、６…上部電極、
７…開口。
４…ｉ型半導体層、５…ｎ型半導体層、６…上部電極、
７…開口。
Claims (1)
- 【請求項１】 プラズマＣＶＤ法により成膜される窒化
シリコン膜において、その内部応力を１．５×１０9 〜
２．５×１０9 ｄｙｎ／ｃｍ2 の範囲にしたことを特徴
とする窒化シリコン膜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31868691A JP3211301B2 (ja) | 1991-11-07 | 1991-11-07 | 窒化シリコン膜 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31868691A JP3211301B2 (ja) | 1991-11-07 | 1991-11-07 | 窒化シリコン膜 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129286A true JPH05129286A (ja) | 1993-05-25 |
| JP3211301B2 JP3211301B2 (ja) | 2001-09-25 |
Family
ID=18101890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31868691A Expired - Fee Related JP3211301B2 (ja) | 1991-11-07 | 1991-11-07 | 窒化シリコン膜 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211301B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283518A (ja) * | 1996-04-12 | 1997-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6214526B1 (en) * | 1998-02-17 | 2001-04-10 | Novellus Systems, Inc. | Semiconductor processing using antireflective layer having high wet etch rate |
| WO2002029901A1 (fr) * | 2000-09-29 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Transistor a fil mince, dispositif d'affichage a cristaux liquides comprenant ledit fil, et dispositif d'affichage electroluminescent |
| CN100459065C (zh) * | 2004-04-30 | 2009-02-04 | 国际商业机器公司 | 氮化硅薄膜及其制造方法 |
| CN103578937A (zh) * | 2012-07-30 | 2014-02-12 | 无锡华润上华半导体有限公司 | 氮化硅薄膜的制造方法 |
-
1991
- 1991-11-07 JP JP31868691A patent/JP3211301B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283518A (ja) * | 1996-04-12 | 1997-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7019385B1 (en) | 1996-04-12 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US7838968B2 (en) | 1996-04-12 | 2010-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US6214526B1 (en) * | 1998-02-17 | 2001-04-10 | Novellus Systems, Inc. | Semiconductor processing using antireflective layer having high wet etch rate |
| WO2002029901A1 (fr) * | 2000-09-29 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Transistor a fil mince, dispositif d'affichage a cristaux liquides comprenant ledit fil, et dispositif d'affichage electroluminescent |
| CN100459065C (zh) * | 2004-04-30 | 2009-02-04 | 国际商业机器公司 | 氮化硅薄膜及其制造方法 |
| CN103578937A (zh) * | 2012-07-30 | 2014-02-12 | 无锡华润上华半导体有限公司 | 氮化硅薄膜的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211301B2 (ja) | 2001-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5534445A (en) | Method of fabricating a polysilicon thin film transistor | |
| Kamins et al. | Hydrogenation of transistors fabricated in polycrystalline-silicon films | |
| US6458715B2 (en) | Process of manufacturing semiconductor device | |
| US20030155582A1 (en) | Gate dielectric structures for integrated circuits and methods for making and using such gate dielectric structures | |
| Bernstein et al. | Hydrogenation of polycrystalline silicon thin film transistors by plasma ion implantation | |
| Hsieh et al. | Characteristics of low‐temperature and low‐energy plasma‐enhanced chemical vapor deposited SiO2 | |
| US20010012650A1 (en) | Method of manufacturing thin film transistor | |
| Noguchi et al. | Advanced superthin polysilicon film obtained by Si+ implantation and subsequent annealing | |
| US5144391A (en) | Semiconductor device which relieves internal stress and prevents cracking | |
| JPH05129286A (ja) | 窒化シリコン膜 | |
| JP2635320B2 (ja) | 半導体装置の製造方法 | |
| JP3211302B2 (ja) | 窒化シリコン膜 | |
| US20150364553A1 (en) | Oxide for semiconductor layer of thin film transistor, thin film transistor, and display device | |
| JP3245779B2 (ja) | 窒化シリコン膜の成膜方法 | |
| JP3225268B2 (ja) | シリコン酸化物の改質方法 | |
| JPH06232402A (ja) | 薄膜半導体装置の製造方法 | |
| US5972782A (en) | Ultrasound treatment of polycrystalline silicon thin films to enhance hydrogenation | |
| JPH05129288A (ja) | 窒化シリコン膜 | |
| JP2003224214A (ja) | 半導体素子の製造方法 | |
| JPH07153958A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS58148458A (ja) | 薄膜トランジスタ | |
| JPH0656856B2 (ja) | 半導体装置の製造方法 | |
| KR20050113294A (ko) | 다결정 실리콘 박막 구조체 및 그 제조 방법 및 이를이용하는 ｔｆｔ의 제조방법 | |
| JP2689476B2 (ja) | 半導体装置の製造方法 | |
| US20150357474A1 (en) | Oxide for semiconductor layer of thin film transistor, thin film transistor, and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |