JPH05121426A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05121426A JPH05121426A JP30653491A JP30653491A JPH05121426A JP H05121426 A JPH05121426 A JP H05121426A JP 30653491 A JP30653491 A JP 30653491A JP 30653491 A JP30653491 A JP 30653491A JP H05121426 A JPH05121426 A JP H05121426A
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- JP
- Japan
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- collector
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- transistor
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Abstract
(57)【要約】
【目的】 飽和状態から遮断状態への応答速度の速いト
ランジスタ構造を提供する。 【構成】 ベース領域を構成するベース拡散３及びコレ
クタ領域を引き出すコレクタＮ+ 拡散５を囲むととも
に、コレクタ領域２と分離領域１の接合部分に接するＰ
型半導体層６ａを設けてＰ型半導体層６ａ，コレクタ領
域２，ベース領域３からなるベース幅の小さい寄生ＰＮ
Ｐトランジスタを形成し、コレクタ領域２に注入される
ホールを分離領域１へ引き込む。
ランジスタ構造を提供する。 【構成】 ベース領域を構成するベース拡散３及びコレ
クタ領域を引き出すコレクタＮ+ 拡散５を囲むととも
に、コレクタ領域２と分離領域１の接合部分に接するＰ
型半導体層６ａを設けてＰ型半導体層６ａ，コレクタ領
域２，ベース領域３からなるベース幅の小さい寄生ＰＮ
Ｐトランジスタを形成し、コレクタ領域２に注入される
ホールを分離領域１へ引き込む。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＮＰＮトランジスタの飽和状態から遮断状態への応答
性の向上を図ったものに関するものである。
にＮＰＮトランジスタの飽和状態から遮断状態への応答
性の向上を図ったものに関するものである。
【０００２】
【従来の技術】図３は従来の半導体装置（バイポーラト
ランジスタ）の構造の一例を示す平面図及びその断面図
であり、図に示されるように、集積回路におけるＮＰＮ
トランジスタは、Ｐ形基板１００上に構成された、Ｐ型
の分離領域１で囲まれた高濃度Ｎ+ 層で形成されたＮ型
コレクタ領域２と、この上に配置されたＮウエル層表面
に形成したベース拡散領域３，及びベース拡散領域３の
中に形成されたエミッタ拡散領域４，及びコレクタ領域
２を引き出すためのコレクタＮ+ 拡散領域５とから構成
されている。また上記基板１００とＮ型コレクタ領域２
との間には、Ｎ型コレクタ領域２の抵抗を低減するため
のＮ+ フローティングコレクタが設けられている。
ランジスタ）の構造の一例を示す平面図及びその断面図
であり、図に示されるように、集積回路におけるＮＰＮ
トランジスタは、Ｐ形基板１００上に構成された、Ｐ型
の分離領域１で囲まれた高濃度Ｎ+ 層で形成されたＮ型
コレクタ領域２と、この上に配置されたＮウエル層表面
に形成したベース拡散領域３，及びベース拡散領域３の
中に形成されたエミッタ拡散領域４，及びコレクタ領域
２を引き出すためのコレクタＮ+ 拡散領域５とから構成
されている。また上記基板１００とＮ型コレクタ領域２
との間には、Ｎ型コレクタ領域２の抵抗を低減するため
のＮ+ フローティングコレクタが設けられている。
【０００３】次に動作について説明する。エミッタ拡散
領域４とベース拡散領域３間を順方向にバイアスし、コ
レクタＮ+ 拡散領域５を介してコレクタ領域２とベース
拡散領域３間を逆バイアスするとベース拡散３に注入さ
れたキャリヤはコレクタ２に集められる。
領域４とベース拡散領域３間を順方向にバイアスし、コ
レクタＮ+ 拡散領域５を介してコレクタ領域２とベース
拡散領域３間を逆バイアスするとベース拡散３に注入さ
れたキャリヤはコレクタ２に集められる。
【０００４】そして、図３におけるＮＰＮトランジスタ
のエミッタ・ベース間接合とコレクタ・ベース間接合の
両方が順方向バイアスされて飽和状態となると、ベース
には両方の接合から多量の少数キャリア（ホール）が注
入され、図４に示すようにベース・コレクタ接合のコレ
クタ側でのホールの濃度は、
のエミッタ・ベース間接合とコレクタ・ベース間接合の
両方が順方向バイアスされて飽和状態となると、ベース
には両方の接合から多量の少数キャリア（ホール）が注
入され、図４に示すようにベース・コレクタ接合のコレ
クタ側でのホールの濃度は、
【０００５】
【数１】
【０００６】に示すようになる。なお数１において、Ｐ
nco は電圧を印加しない状態でのコレクタ領域の少数キ
ャリア（ホール）濃度である。
nco は電圧を印加しない状態でのコレクタ領域の少数キ
ャリア（ホール）濃度である。
【０００７】またコレクタからベースへエレクトロンが
注入し、図４に示すようにベース・コレクタ接合のベー
ス側でのエレクトロン濃度は、
注入し、図４に示すようにベース・コレクタ接合のベー
ス側でのエレクトロン濃度は、
【０００８】
【数２】
【０００９】に示すようになる。なお数２においてＮ
PBO は電圧を印加しない状態でのベース領域の少数キャ
リア（エレクトロン）濃度である。
PBO は電圧を印加しない状態でのベース領域の少数キャ
リア（エレクトロン）濃度である。
【００１０】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、飽和時にベースからコレク
タへホールが注入され、コレクタからベースへエレクト
ロンが注入される。このとき図５に示すように、ＮＰＮ
トランジスタのベース領域３をエミッタとし、コレクタ
領域２をベースとし、分離領域１をコレクタとする縦型
のＰＮＰトランジスタが寄生素子として構成されるもの
の、このトランジスタのベース幅（ベース領域３から分
離領域１までの距離）は大きく、このためＰＮＰトラン
ジスタのエミッタ領域（ベース領域３）からベース領域
（コレクタ領域２）へ注入されたキャリアはコレクタ領
域（分離領域１）まで到達せず、ベース領域（コレクタ
領域２）へ蓄積してしまう。そのため飽和状態からベー
ス電位をローレベルにして遮断状態にする際、ベース・
コレクタ接合が逆バイアスとなるがＮＰＮトランジスタ
のコレクタ領域に蓄積されたホールは逆バイアスを流れ
やすく、コレクタ領域からベース領域へ流れてしまい、
このキャリア（ホール）が流れてしまうまで遮断状態に
することができず応答速度が遅くなるという問題点があ
った。
上のように構成されており、飽和時にベースからコレク
タへホールが注入され、コレクタからベースへエレクト
ロンが注入される。このとき図５に示すように、ＮＰＮ
トランジスタのベース領域３をエミッタとし、コレクタ
領域２をベースとし、分離領域１をコレクタとする縦型
のＰＮＰトランジスタが寄生素子として構成されるもの
の、このトランジスタのベース幅（ベース領域３から分
離領域１までの距離）は大きく、このためＰＮＰトラン
ジスタのエミッタ領域（ベース領域３）からベース領域
（コレクタ領域２）へ注入されたキャリアはコレクタ領
域（分離領域１）まで到達せず、ベース領域（コレクタ
領域２）へ蓄積してしまう。そのため飽和状態からベー
ス電位をローレベルにして遮断状態にする際、ベース・
コレクタ接合が逆バイアスとなるがＮＰＮトランジスタ
のコレクタ領域に蓄積されたホールは逆バイアスを流れ
やすく、コレクタ領域からベース領域へ流れてしまい、
このキャリア（ホール）が流れてしまうまで遮断状態に
することができず応答速度が遅くなるという問題点があ
った。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、飽和状態から遮断状態へいたる
際の応答速度が速い半導体装置を提供することを目的と
する。
ためになされたもので、飽和状態から遮断状態へいたる
際の応答速度が速い半導体装置を提供することを目的と
する。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、基板表面における第１導電型の分離領域と第２導
電型のコレクタ領域との境界部に、少なくともベース領
域を囲むような第１導電型の半導体層を、上記分離領域
及びコレクタ領域にまたがって設けたものである。
置は、基板表面における第１導電型の分離領域と第２導
電型のコレクタ領域との境界部に、少なくともベース領
域を囲むような第１導電型の半導体層を、上記分離領域
及びコレクタ領域にまたがって設けたものである。
【００１３】
【作用】この発明においては、少なくともＮＰＮトラン
ジスタにおけるベース領域を取り囲み、かつ分離領域ま
で広がった第１導電型の半導体層を設けたから、ＮＰＮ
トランジスタのベース及びコレクタと、上記第１導電型
の半導体層により小さいベース幅を有するＰＮＰトラン
ジスタが形成され、飽和時のコレクタへ注入されるホー
ルがＰＮＰトランジスタを介して分離領域に引きこま
れ、コレクタ領域のホールの濃度が低減される。
ジスタにおけるベース領域を取り囲み、かつ分離領域ま
で広がった第１導電型の半導体層を設けたから、ＮＰＮ
トランジスタのベース及びコレクタと、上記第１導電型
の半導体層により小さいベース幅を有するＰＮＰトラン
ジスタが形成され、飽和時のコレクタへ注入されるホー
ルがＰＮＰトランジスタを介して分離領域に引きこま
れ、コレクタ領域のホールの濃度が低減される。
【００１４】
【実施例】以下、この発明の一実施例によるＮＰＮトラ
ンジスタの構造を図１について説明する。図において図
３と同一符号は同一または相当部分を示し、６ａはコレ
クタ領域２と分離領域１との境界部分に跨がるようにし
て設けられた略矩形のＰ型領域である。
ンジスタの構造を図１について説明する。図において図
３と同一符号は同一または相当部分を示し、６ａはコレ
クタ領域２と分離領域１との境界部分に跨がるようにし
て設けられた略矩形のＰ型領域である。
【００１５】次に動作について図５の等価回路図を参照
しつつ説明する。図５に示すように、エミッタ・ベース
間接合及びコレクタ・ベース間接合の両方が順方向にバ
イアスされてトランジスタが飽和状態となったとき、ベ
ース領域３からコレクタ領域２に向けてホールが注入さ
れるが、このとき分離領域１まで広がったＰ型領域６ａ
及び分離領域１のＰ，コレクタ領域１のＮ，ベース領域
３のＰとで構成される寄生ＰＮＰトランジスタが形成さ
れ、Ｐ型領域６ａを設けた分だけ従来よりもベース幅が
小さくなり、このベース幅の小さいＰＮＰにより、ベー
ス領域３からコレクタ領域２へ向けて注入されるホール
がＰ型領域６ａを介して分離領域１へ引き込まれる。こ
の結果、コレクタ領域２へ注入されるホールが少なくな
り、エミッタ・ベース間接合及びコレクタ・ベース間接
合の両方が逆方向にバイアスされて遮断状態になったと
きに、ＰＮＰトランジスタのエミッタによりＮＰＮトラ
ンジスタのベースキャリヤが引き抜かれて分離領域１へ
流され、逆バイアスされたコレクタ・べース接合を流れ
るホールが少なくなり、その結果、遮断状態へ至るまで
の応答速度が速くなる。
しつつ説明する。図５に示すように、エミッタ・ベース
間接合及びコレクタ・ベース間接合の両方が順方向にバ
イアスされてトランジスタが飽和状態となったとき、ベ
ース領域３からコレクタ領域２に向けてホールが注入さ
れるが、このとき分離領域１まで広がったＰ型領域６ａ
及び分離領域１のＰ，コレクタ領域１のＮ，ベース領域
３のＰとで構成される寄生ＰＮＰトランジスタが形成さ
れ、Ｐ型領域６ａを設けた分だけ従来よりもベース幅が
小さくなり、このベース幅の小さいＰＮＰにより、ベー
ス領域３からコレクタ領域２へ向けて注入されるホール
がＰ型領域６ａを介して分離領域１へ引き込まれる。こ
の結果、コレクタ領域２へ注入されるホールが少なくな
り、エミッタ・ベース間接合及びコレクタ・ベース間接
合の両方が逆方向にバイアスされて遮断状態になったと
きに、ＰＮＰトランジスタのエミッタによりＮＰＮトラ
ンジスタのベースキャリヤが引き抜かれて分離領域１へ
流され、逆バイアスされたコレクタ・べース接合を流れ
るホールが少なくなり、その結果、遮断状態へ至るまで
の応答速度が速くなる。
【００１６】このように本実施例によれば、分離領域１
とコレクタ２との接合領域に跨がるようにして略矩形状
のＰ型領域６ａを設け、トランジスタが飽和状態になっ
たときのベース３のホールを、Ｐ型領域６ａ及び分離領
域６，コレクタ領域２，ベース領域３とから構成される
ベース幅の小さいＰＮＰトランジスを用いて分離領域１
へ引き込むようにしたから、飽和状態から遮断状態に移
行した時のコレクタ・べース接合を流れるホールが少な
くなり高速に遮断状態とすることができる。
とコレクタ２との接合領域に跨がるようにして略矩形状
のＰ型領域６ａを設け、トランジスタが飽和状態になっ
たときのベース３のホールを、Ｐ型領域６ａ及び分離領
域６，コレクタ領域２，ベース領域３とから構成される
ベース幅の小さいＰＮＰトランジスを用いて分離領域１
へ引き込むようにしたから、飽和状態から遮断状態に移
行した時のコレクタ・べース接合を流れるホールが少な
くなり高速に遮断状態とすることができる。
【００１７】次に本発明の第２の実施例について説明す
る。この実施例では、図２に示すように特にベース領域
３を囲むようにして、分離領域１とコレクタ２との接合
領域に跨がる略矩形状のＰ型領域６ｂを形成したもので
あり、このように構成することで、ベース３とコレクタ
Ｎ+ 拡散５とを近接して形成できないため、素子サイズ
はやや大きくなるものの、第１の実施例に比べてベース
幅がさらに小さくなり、ベース引き抜き効果が大きくな
り、飽和状態から遮断状態への応答性の向上をさらに図
ることができる。
る。この実施例では、図２に示すように特にベース領域
３を囲むようにして、分離領域１とコレクタ２との接合
領域に跨がる略矩形状のＰ型領域６ｂを形成したもので
あり、このように構成することで、ベース３とコレクタ
Ｎ+ 拡散５とを近接して形成できないため、素子サイズ
はやや大きくなるものの、第１の実施例に比べてベース
幅がさらに小さくなり、ベース引き抜き効果が大きくな
り、飽和状態から遮断状態への応答性の向上をさらに図
ることができる。
【００１８】なお、上記各実施例では、Ｐ型領域６ａ
（６ｂ）とベース拡散３とを別々の半導体層を用いて形
成したが、上記Ｐ領域をベース拡散３とを同じ半導体層
を用いて形成すれば製造工程を追加することなく容易に
形成することもできる。
（６ｂ）とベース拡散３とを別々の半導体層を用いて形
成したが、上記Ｐ領域をベース拡散３とを同じ半導体層
を用いて形成すれば製造工程を追加することなく容易に
形成することもできる。
【００１９】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、少なくともＮＰＮトランジスタのベース領
域を囲み、かつ基板表面の第１導電型の分離領域とコレ
クタとなる第２導電型の半導体層との境界部に、上記分
離領域とコレクタ領域にまたがて第１導電型の半導体層
を設けたので、ＮＰＮトランジスタのベース及びコレク
タと、上記第１導電型の半導体層によりベース幅の小さ
いＰＮＰトランジスタが形成され、飽和時のコレクタへ
注入されるホールがＰＮＰトランジスタを介して分離領
域に引きこまれ、コレクタ領域のホールの濃度が低減さ
れ、その結果、飽和状態から遮断状態への応答速度の速
いトランジスタが得られるという効果がある。
置によれば、少なくともＮＰＮトランジスタのベース領
域を囲み、かつ基板表面の第１導電型の分離領域とコレ
クタとなる第２導電型の半導体層との境界部に、上記分
離領域とコレクタ領域にまたがて第１導電型の半導体層
を設けたので、ＮＰＮトランジスタのベース及びコレク
タと、上記第１導電型の半導体層によりベース幅の小さ
いＰＮＰトランジスタが形成され、飽和時のコレクタへ
注入されるホールがＰＮＰトランジスタを介して分離領
域に引きこまれ、コレクタ領域のホールの濃度が低減さ
れ、その結果、飽和状態から遮断状態への応答速度の速
いトランジスタが得られるという効果がある。
【図１】この発明の一実施例による半導体装置（トラン
ジスタ）の構造を示す図である。
ジスタ）の構造を示す図である。
【図２】この発明の他の実施例による半導体装置（トラ
ンジスタ）の構造を示す図である。
ンジスタ）の構造を示す図である。
【図３】従来の半導体装置（トランジスタ）の構造を示
す図である。
す図である。
【図４】従来の半導体装置における飽和時の少数キャリ
アの分布を示すグラフ図である。
アの分布を示すグラフ図である。
【図５】従来及び本発明の一実施例による半導体装置
（トランジスタ）の動作時のキャリヤの流れを説明する
ための等価回路図である。
（トランジスタ）の動作時のキャリヤの流れを説明する
ための等価回路図である。
１ 分離領域（Ｐ+ ） ２ コレクタ領域（Ｎ- ） ３ ベース拡散（Ｐ+ ） ４ エミッタ拡散（Ｎ+ ） ５ コレクタＮ+ 拡散 ６ Ｐ領域
Claims (1)
- 【請求項１】 基板上に第１導電型の分離領域に囲まれ
た第２導電型のコレクタ領域を形成し、該第２導電型の
コレクタ領域の表面の一部に高濃度の第１導電型ベース
領域を形成し、第１導電型ベース領域の表面の一部に高
濃度の第２導電型エミッタ領域を形成してなる半導体装
置において、 少なくとも上記高濃度の第１導電型ベース領域が形成さ
れた領域を囲み、かつ基板表面の上記第１導電型の分離
領域及びコレクタ領域との境界部分に、前記分離領域及
びコレクタ領域にまたがって形成された第１導電型の半
導体層を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30653491A JP2763432B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30653491A JP2763432B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121426A true JPH05121426A (ja) | 1993-05-18 |
| JP2763432B2 JP2763432B2 (ja) | 1998-06-11 |
Family
ID=17958192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30653491A Expired - Fee Related JP2763432B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763432B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
-
1991
- 1991-10-25 JP JP30653491A patent/JP2763432B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2763432B2 (ja) | 1998-06-11 |
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Legal Events
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