JPH05119997A - パツチ投入方式 - Google Patents
パツチ投入方式Info
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- JPH05119997A JPH05119997A JP3225591A JP22559191A JPH05119997A JP H05119997 A JPH05119997 A JP H05119997A JP 3225591 A JP3225591 A JP 3225591A JP 22559191 A JP22559191 A JP 22559191A JP H05119997 A JPH05119997 A JP H05119997A
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- Japan
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- patch
- processor
- processors
- main memory
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Abstract
(57)【要約】
【目的】オンライン運用状態で複数プロセッサのメイン
メモリ上へパッチを投入する方式に関し、各プロセッサ
におけるパッチ投入タイミングの同期をとることができ
るパッチ投入方式を提供することを目的とする。 【構成】複数のプロセッサを有するシステムで、各プロ
セッサのメインメモリ１２にオンライン運用状態でパッ
チ内容を書き込むためのパッチ投入方式を開示する。各
プロセッサにパッチ投入用バッファ１８を設け、各プロ
セッサのメインメモリ１２を書き替えるコマンドにパッ
チ投入開始時刻を指定するパラメータを付加して全プロ
セッサを指定して発行するとともに、パッチ投入用バッ
ファ１８にパッチ内容を格納する。そして各プロセッサ
が、内部クロックによって制御してコマンドを実行する
ことによって、指定時刻にそれぞれのパッチ投入用バッ
ファ１８からメインメモリ１２に対して一斉にパッチ投
入を行なうことで構成する。
メモリ上へパッチを投入する方式に関し、各プロセッサ
におけるパッチ投入タイミングの同期をとることができ
るパッチ投入方式を提供することを目的とする。 【構成】複数のプロセッサを有するシステムで、各プロ
セッサのメインメモリ１２にオンライン運用状態でパッ
チ内容を書き込むためのパッチ投入方式を開示する。各
プロセッサにパッチ投入用バッファ１８を設け、各プロ
セッサのメインメモリ１２を書き替えるコマンドにパッ
チ投入開始時刻を指定するパラメータを付加して全プロ
セッサを指定して発行するとともに、パッチ投入用バッ
ファ１８にパッチ内容を格納する。そして各プロセッサ
が、内部クロックによって制御してコマンドを実行する
ことによって、指定時刻にそれぞれのパッチ投入用バッ
ファ１８からメインメモリ１２に対して一斉にパッチ投
入を行なうことで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、オンラインでパッチを
投入する方式に関し、特にオンライン運用状態で複数プ
ロセッサのＭＭ（メインメモリ）上へパッチを投入する
ためのパッチ投入方式に関するものである。
投入する方式に関し、特にオンライン運用状態で複数プ
ロセッサのＭＭ（メインメモリ）上へパッチを投入する
ためのパッチ投入方式に関するものである。
【０００２】電子交換機システム等においては、ＭＭや
ＦＭ（ファイルメモリ）等の記憶媒体上の命令やデータ
等が誤っている場合、これを修正するための正しい命令
やデータ、すなわちパッチを投入することが必要とな
る。
ＦＭ（ファイルメモリ）等の記憶媒体上の命令やデータ
等が誤っている場合、これを修正するための正しい命令
やデータ、すなわちパッチを投入することが必要とな
る。
【０００３】一方、マルチプロセッサ方式の電子交換機
システム等は、複数個のプロセッサを有しているので、
パッチ投入は、これら複数個のプロセッサに対して行な
わなければならないが、この際、各プロセッサにおける
パッチ投入のタイミングがずれると、処理エラーやシス
テムダウン等が発生する。
システム等は、複数個のプロセッサを有しているので、
パッチ投入は、これら複数個のプロセッサに対して行な
わなければならないが、この際、各プロセッサにおける
パッチ投入のタイミングがずれると、処理エラーやシス
テムダウン等が発生する。
【０００４】そこで、複数のプロセッサを有するシステ
ムにおいて、パッチ投入タイミングの同期をとることが
できる、パッチ投入方式が要望されている。
ムにおいて、パッチ投入タイミングの同期をとることが
できる、パッチ投入方式が要望されている。
【０００５】
【従来の技術】図４は、従来のパッチ投入方式を示した
ものであって、２個のプロセッサを有する電子交換機シ
ステムが例示されている。図４においては交換機の制御
処理を行なうメイン・プロセッサ（ＭＰＲ) と、ＭＰＲ
を補助して呼処理を行なうことによって処理能力を拡大
するための１個のコール・プロセッサ（ＣＰＲ１）とか
らなる場合が示されているが、本発明はさらに多数のプ
ロセッサを有する場合にも適用できるものであり、一般
には、電子交換機はｎ（＝７〜８）個のコール・プロセ
ッサを有している。
ものであって、２個のプロセッサを有する電子交換機シ
ステムが例示されている。図４においては交換機の制御
処理を行なうメイン・プロセッサ（ＭＰＲ) と、ＭＰＲ
を補助して呼処理を行なうことによって処理能力を拡大
するための１個のコール・プロセッサ（ＣＰＲ１）とか
らなる場合が示されているが、本発明はさらに多数のプ
ロセッサを有する場合にも適用できるものであり、一般
には、電子交換機はｎ（＝７〜８）個のコール・プロセ
ッサを有している。
【０００６】１１はプログラムをロードし実行すること
によって交換機の制御を行なうセントラル・コントロー
ラ（ＣＣ）、１２はＣＣ１１の実行するプログラムをス
トアするメインメモリ（ＭＭ）、１３はＭＲＰまたはＣ
ＰＲ１とそれぞれの入出力（Ｉ／Ｏ）装置との間のデー
タ転送を制御するチャネル・コントローラ（ＣＨＣ)で
あって、これらは、ＭＰＲまたはＣＰＲ１を構成してい
る。１４はＭＰＲに対してコマンド，データ等を送信し
て交換機としての制御を行なわせるパソコン装置（ＳＣ
ＷＳ;System Control Work Station) 、１５はプログラ
ムやデータを保存するためのＭＭ１２の補助記憶領域で
あるファイル・メモリ（ＦＭ）、１６はＭＰＲのＣＨＣ
１３とＣＰＲ１のＣＨＣ１３とのインタフェース部分で
あって、ＭＰＲとＣＰＲ１との間のデータ交換等の通信
処理を行なうチャネル・ツウ・チャネル・アダプタ（Ｃ
ＣＡ）、１７はＣＣＡ１６の通信処理を制御するチャネ
ル・コントローラ（ＣＡＣ）である。
によって交換機の制御を行なうセントラル・コントロー
ラ（ＣＣ）、１２はＣＣ１１の実行するプログラムをス
トアするメインメモリ（ＭＭ）、１３はＭＲＰまたはＣ
ＰＲ１とそれぞれの入出力（Ｉ／Ｏ）装置との間のデー
タ転送を制御するチャネル・コントローラ（ＣＨＣ)で
あって、これらは、ＭＰＲまたはＣＰＲ１を構成してい
る。１４はＭＰＲに対してコマンド，データ等を送信し
て交換機としての制御を行なわせるパソコン装置（ＳＣ
ＷＳ;System Control Work Station) 、１５はプログラ
ムやデータを保存するためのＭＭ１２の補助記憶領域で
あるファイル・メモリ（ＦＭ）、１６はＭＰＲのＣＨＣ
１３とＣＰＲ１のＣＨＣ１３とのインタフェース部分で
あって、ＭＰＲとＣＰＲ１との間のデータ交換等の通信
処理を行なうチャネル・ツウ・チャネル・アダプタ（Ｃ
ＣＡ）、１７はＣＣＡ１６の通信処理を制御するチャネ
ル・コントローラ（ＣＡＣ）である。
【０００７】図４に示されたシステムにおいて、オンラ
イン運用状態で複数プロセッサのメインメモリ上へパッ
チを投入する場合の手順は、以下のようなものである。
なお、図４中にも同じ番号によって、関連箇所を示して
いる。
イン運用状態で複数プロセッサのメインメモリ上へパッ
チを投入する場合の手順は、以下のようなものである。
なお、図４中にも同じ番号によって、関連箇所を示して
いる。
【０００８】 ＳＣＷＳ１４上から、ＭＭ１２を書き
替えるコマンドを、全プロセッサ指定で投入する。 Ｉ／Ｏ装置としてのＳＣＷＳ１４上から、ＭＰＲ側
のＭＭ１２に、ＣＨＣ１３経由でパッチ内容を書き込
む。 ’ＭＰＲ側のＦＭ１５にもバックアップ用として同じ
内容を書き込む。これはシステムダウン等の場合に、Ｍ
Ｍ１２上のパッチ内容が失われるので、再度入力する手
間を省くためである。 ＭＰＲ側のＭＭ１２からＣＨＣ１３を経て、ＣＰＲ
１側のＭＭ１２に対して、Ｉ／Ｏ装置としてのＣＣＡ１
６からＣＨＣ１３経由でパッチ内容を書き込む。 ’ＣＰＲ１側のＦＭ１５にもバックアップ用として同
じ内容を書き込む。
替えるコマンドを、全プロセッサ指定で投入する。 Ｉ／Ｏ装置としてのＳＣＷＳ１４上から、ＭＰＲ側
のＭＭ１２に、ＣＨＣ１３経由でパッチ内容を書き込
む。 ’ＭＰＲ側のＦＭ１５にもバックアップ用として同じ
内容を書き込む。これはシステムダウン等の場合に、Ｍ
Ｍ１２上のパッチ内容が失われるので、再度入力する手
間を省くためである。 ＭＰＲ側のＭＭ１２からＣＨＣ１３を経て、ＣＰＲ
１側のＭＭ１２に対して、Ｉ／Ｏ装置としてのＣＣＡ１
６からＣＨＣ１３経由でパッチ内容を書き込む。 ’ＣＰＲ１側のＦＭ１５にもバックアップ用として同
じ内容を書き込む。
【０００９】以下同様にして他のコール・プロセッサＣ
ＰＲｎまで、パッチ内容書き込みの処理を繰り返して行
なう。
ＰＲｎまで、パッチ内容書き込みの処理を繰り返して行
なう。
【００１０】
【発明が解決しようとする課題】図４に示されたパッチ
投入方式では、各プロセッサに対するパッチ投入処理が
順に行なわれるので、各プロセッサにおけるパッチ投入
のタイミングがずれるが、この場合の各プロセッサに対
するパッチ投入処理の間に、各プロセッサにおける常駐
プログラム，データ上で食い違いが生じる。例えば、電
子交換機システムの場合、通信処理プログラムにおける
インタフェースの食い違いが生じる。
投入方式では、各プロセッサに対するパッチ投入処理が
順に行なわれるので、各プロセッサにおけるパッチ投入
のタイミングがずれるが、この場合の各プロセッサに対
するパッチ投入処理の間に、各プロセッサにおける常駐
プログラム，データ上で食い違いが生じる。例えば、電
子交換機システムの場合、通信処理プログラムにおける
インタフェースの食い違いが生じる。
【００１１】パッチ投入はオンライン運用状態で行なわ
れるので、電子交換機システムは通信処理を並行して行
なっている。そのため電子交換機システムの場合、パッ
チ投入によって通信処理エラーを発生したり、またはシ
ステムダウンになる等の問題を生じる。
れるので、電子交換機システムは通信処理を並行して行
なっている。そのため電子交換機システムの場合、パッ
チ投入によって通信処理エラーを発生したり、またはシ
ステムダウンになる等の問題を生じる。
【００１２】本発明はこのような従来技術の課題を解決
しようとするものであって、複数のプロセッサを有する
電子交換機システム等においてパッチ投入を行なう際
に、各プロセッサでパッチ投入タイミングの同期をとっ
て一斉投入を行なうことによって、各プロセッサにおい
て処理するプログラムやデータに食い違いが生じないよ
うにして、処理エラーやシステムダウンの発生を防止
し、円滑なパッチ投入処理を行なうことができるように
することを目的としている。
しようとするものであって、複数のプロセッサを有する
電子交換機システム等においてパッチ投入を行なう際
に、各プロセッサでパッチ投入タイミングの同期をとっ
て一斉投入を行なうことによって、各プロセッサにおい
て処理するプログラムやデータに食い違いが生じないよ
うにして、処理エラーやシステムダウンの発生を防止
し、円滑なパッチ投入処理を行なうことができるように
することを目的としている。
【００１３】
【課題を解決するための手段】本発明は、複数のプロセ
ッサを有するシステムにおける、各プロセッサのメイン
メモリ１２にオンライン運用状態でパッチ内容を書き込
むパッチ投入方式において、各プロセッサにパッチ投入
用バッファ１８を設け、各プロセッサにおけるメインメ
モリ１２を書き替えるコマンドにパッチ投入開始時刻を
指定するパラメータを付加して全プロセッサを指定して
発行するとともに、パッチ投入用バッファ１８にパッチ
内容を格納し、各プロセッサにおいてそれぞれの内部ク
ロックによって制御してこのコマンドを実行することに
よって、各プロセッサにおいて指定時刻にそれぞれのパ
ッチ投入用バッファ１８からメインメモリ１２に対して
一斉にパッチ投入を行なうことを特徴とするものであ
る。
ッサを有するシステムにおける、各プロセッサのメイン
メモリ１２にオンライン運用状態でパッチ内容を書き込
むパッチ投入方式において、各プロセッサにパッチ投入
用バッファ１８を設け、各プロセッサにおけるメインメ
モリ１２を書き替えるコマンドにパッチ投入開始時刻を
指定するパラメータを付加して全プロセッサを指定して
発行するとともに、パッチ投入用バッファ１８にパッチ
内容を格納し、各プロセッサにおいてそれぞれの内部ク
ロックによって制御してこのコマンドを実行することに
よって、各プロセッサにおいて指定時刻にそれぞれのパ
ッチ投入用バッファ１８からメインメモリ１２に対して
一斉にパッチ投入を行なうことを特徴とするものであ
る。
【００１４】また本発明は、メイン・プロセッサＭＰＲ
とメイン・プロセッサＭＰＲの処理を補助する複数のコ
ール・プロセッサＣＰＲ１とを有する電子交換機システ
ムにおける各プロセッサのメインメモリ１２にオンライ
ン運用状態でパッチ内容を書き込むパッチ投入方式にお
いて、各プロセッサにパッチ投入用バッファ１８を設
け、メイン・プロセッサＭＰＲに接続されたパソコン装
置１４からメインメモリ１２を書き替えるコマンドにパ
ッチ投入開始時刻を指定するパラメータを付加して全プ
ロセッサを指定して発行するとともに、メイン・プロセ
ッサＭＰＲに対する入出力データの転送を制御するチャ
ネル・コントローラ１３を経由してメイン・プロセッサ
ＭＰＲのパッチ投入用バッファ１８に、メイン・プロセ
ッサＭＰＲとコール・プロセッサＣＰＲ１との間のデー
タ転送処理を行なうチャネル・ツウ・チャネル・アダプ
タ１６を経由して各コール・プロセッサＣＰＲ１のパッ
チ投入用バッファ１８に、それぞれパッチ内容を保持
し、各プロセッサの動作を制御するセントラル・コント
ローラ１１がそれぞれの内部クロックによって制御して
コマンドを実行することによって、指定時刻にそれぞれ
のパッチ投入用バッファ１８からメインメモリ１２に対
して一斉にパッチ投入を行なうことを特徴とするもので
ある。
とメイン・プロセッサＭＰＲの処理を補助する複数のコ
ール・プロセッサＣＰＲ１とを有する電子交換機システ
ムにおける各プロセッサのメインメモリ１２にオンライ
ン運用状態でパッチ内容を書き込むパッチ投入方式にお
いて、各プロセッサにパッチ投入用バッファ１８を設
け、メイン・プロセッサＭＰＲに接続されたパソコン装
置１４からメインメモリ１２を書き替えるコマンドにパ
ッチ投入開始時刻を指定するパラメータを付加して全プ
ロセッサを指定して発行するとともに、メイン・プロセ
ッサＭＰＲに対する入出力データの転送を制御するチャ
ネル・コントローラ１３を経由してメイン・プロセッサ
ＭＰＲのパッチ投入用バッファ１８に、メイン・プロセ
ッサＭＰＲとコール・プロセッサＣＰＲ１との間のデー
タ転送処理を行なうチャネル・ツウ・チャネル・アダプ
タ１６を経由して各コール・プロセッサＣＰＲ１のパッ
チ投入用バッファ１８に、それぞれパッチ内容を保持
し、各プロセッサの動作を制御するセントラル・コント
ローラ１１がそれぞれの内部クロックによって制御して
コマンドを実行することによって、指定時刻にそれぞれ
のパッチ投入用バッファ１８からメインメモリ１２に対
して一斉にパッチ投入を行なうことを特徴とするもので
ある。
【００１５】さらにまた本発明は、このようなパッチ投
入方式において、それぞれのパッチ投入用バッファ１８
からメインメモリ１２に対してパッチ投入を行なうと同
時に、ファイル・メモリ１５に対してもパッチ投入を行
なうことを特徴とするものである。
入方式において、それぞれのパッチ投入用バッファ１８
からメインメモリ１２に対してパッチ投入を行なうと同
時に、ファイル・メモリ１５に対してもパッチ投入を行
なうことを特徴とするものである。
【００１６】
【作用】図１は本発明の原理的構成を示したものであ
る。本発明においては、複数のプロセッサを有するシス
テムにおいて、各プロセッサにパッチ投入用バッファ１
８を設ける。各プロセッサのメインメモリ１２にオンラ
イン運用状態でパッチ投入を行なう際に、各プロセッサ
におけるメインメモリ１２を書き替えるコマンドにパッ
チ投入開始時刻を指定するパラメータを付加して全プロ
セッサを指定して発行するとともに、パッチ投入用バッ
ファ１８にパッチ内容を格納する。そして、各プロセッ
サでは、それぞれの内部クロックによって制御してこの
コマンドを実行することによって、各プロセッサにおい
て指定時刻にそれぞれのパッチ投入用バッファ１８から
メインメモリ１２に対して一斉にパッチ投入を行なう。
る。本発明においては、複数のプロセッサを有するシス
テムにおいて、各プロセッサにパッチ投入用バッファ１
８を設ける。各プロセッサのメインメモリ１２にオンラ
イン運用状態でパッチ投入を行なう際に、各プロセッサ
におけるメインメモリ１２を書き替えるコマンドにパッ
チ投入開始時刻を指定するパラメータを付加して全プロ
セッサを指定して発行するとともに、パッチ投入用バッ
ファ１８にパッチ内容を格納する。そして、各プロセッ
サでは、それぞれの内部クロックによって制御してこの
コマンドを実行することによって、各プロセッサにおい
て指定時刻にそれぞれのパッチ投入用バッファ１８から
メインメモリ１２に対して一斉にパッチ投入を行なう。
【００１７】また、メイン・プロセッサＭＰＲと複数の
コール・プロセッサＣＰＲ１とを有する電子交換機シス
テムにおいて、各プロセッサにパッチ投入用バッファ１
８を設ける。各プロセッサのメインメモリ１２にオンラ
イン運用状態でパッチ投入を行なう際に、メイン・プロ
セッサＭＰＲに接続されたパソコン装置１４から、メイ
ンメモリ１２を書き替えるコマンドにパッチ投入開始時
刻を指定するパラメータを付加して全プロセッサを指定
して発行するとともに、チャネル・コントローラ１３を
経由してメイン・プロセッサＭＰＲのパッチ投入用バッ
ファ１８に、チャネル・ツウ・チャネル・アダプタ１６
を経由して各コール・プロセッサＣＰＲ１のパッチ投入
用バッファ１８に、それぞれパッチ内容を保持する。そ
して、各プロセッサの動作を制御するセントラル・コン
トローラ１１が、内部クロックによって制御してこのコ
マンドを実行することによって、各プロセッサにおいて
指定時刻にそれぞれのパッチ投入用バッファ１８からメ
インメモリ１２に対して一斉にパッチ投入を行なう。
コール・プロセッサＣＰＲ１とを有する電子交換機シス
テムにおいて、各プロセッサにパッチ投入用バッファ１
８を設ける。各プロセッサのメインメモリ１２にオンラ
イン運用状態でパッチ投入を行なう際に、メイン・プロ
セッサＭＰＲに接続されたパソコン装置１４から、メイ
ンメモリ１２を書き替えるコマンドにパッチ投入開始時
刻を指定するパラメータを付加して全プロセッサを指定
して発行するとともに、チャネル・コントローラ１３を
経由してメイン・プロセッサＭＰＲのパッチ投入用バッ
ファ１８に、チャネル・ツウ・チャネル・アダプタ１６
を経由して各コール・プロセッサＣＰＲ１のパッチ投入
用バッファ１８に、それぞれパッチ内容を保持する。そ
して、各プロセッサの動作を制御するセントラル・コン
トローラ１１が、内部クロックによって制御してこのコ
マンドを実行することによって、各プロセッサにおいて
指定時刻にそれぞれのパッチ投入用バッファ１８からメ
インメモリ１２に対して一斉にパッチ投入を行なう。
【００１８】このように本発明では、各プロセッサで投
入タイミングの同期をとってパッチの一斉投入を行なう
ので、各プロセッサにおいて、処理するプログラムやデ
ータに食い違いが生じることがない。従って、処理エラ
ーやシステムダウンの発生が防止され、円滑なパッチ投
入処理を行なうことができる。
入タイミングの同期をとってパッチの一斉投入を行なう
ので、各プロセッサにおいて、処理するプログラムやデ
ータに食い違いが生じることがない。従って、処理エラ
ーやシステムダウンの発生が防止され、円滑なパッチ投
入処理を行なうことができる。
【００１９】この際、それぞれのパッチ投入用バッファ
１８からメインメモリ１２に対してパッチ投入を行なう
のと同時に、バックアップ用のファイル・メモリ１５に
対してもパッチ投入を行なうようにしてもよい。
１８からメインメモリ１２に対してパッチ投入を行なう
のと同時に、バックアップ用のファイル・メモリ１５に
対してもパッチ投入を行なうようにしてもよい。
【００２０】
【実施例】図２は、本発明の一実施例を示したものであ
って、図４におけると同じものを同じ番号で示し、１８
はパッチ用バッファ（ＲＡＭ）である。
って、図４におけると同じものを同じ番号で示し、１８
はパッチ用バッファ（ＲＡＭ）である。
【００２１】図２に示されたシステムにおいて、オンラ
イン運用状態で複数プロセッサのメインメモリ上へパッ
チを投入する場合の手順は、以下のようなものである。
なお、図２中にも同じ番号によって、関連箇所を示して
いる。
イン運用状態で複数プロセッサのメインメモリ上へパッ
チを投入する場合の手順は、以下のようなものである。
なお、図２中にも同じ番号によって、関連箇所を示して
いる。
【００２２】 ＳＣＷＳ１４上から、ＭＭ１２を書き
替えるコマンドに、パッチ投入開始時刻を指示するパラ
メータを付加して、コマンドを投入する。 Ｉ／Ｏ装置としてのＳＣＷＳ１４上から、ＣＨＣ１
３経由でＭＰＲのＲＡＭ１８に、またＭＰＲのＲＡＭ１
８からＣＨＣ１３を経て、ＣＣＡ１６およびＣＨＣ１３
経由でＣＰＲ１のＲＡＭ１８に、それぞれパッチデータ
を保存する。 各プロセッサにおいて、ＣＣ１１が内蔵するタイマ
等を用いて、パッチ投入開始時刻を内部クロックによっ
て監視することによって、指定時刻において各プロセッ
サがＲＡＭ１８からＭＭ１２に対して、一斉にパッチ投
入を開始する。 ’上記と同様にして、各プロセッサがそれぞれＦＭ１
５にも、バックアップ用としてパッチを投入する。
替えるコマンドに、パッチ投入開始時刻を指示するパラ
メータを付加して、コマンドを投入する。 Ｉ／Ｏ装置としてのＳＣＷＳ１４上から、ＣＨＣ１
３経由でＭＰＲのＲＡＭ１８に、またＭＰＲのＲＡＭ１
８からＣＨＣ１３を経て、ＣＣＡ１６およびＣＨＣ１３
経由でＣＰＲ１のＲＡＭ１８に、それぞれパッチデータ
を保存する。 各プロセッサにおいて、ＣＣ１１が内蔵するタイマ
等を用いて、パッチ投入開始時刻を内部クロックによっ
て監視することによって、指定時刻において各プロセッ
サがＲＡＭ１８からＭＭ１２に対して、一斉にパッチ投
入を開始する。 ’上記と同様にして、各プロセッサがそれぞれＦＭ１
５にも、バックアップ用としてパッチを投入する。
【００２３】このように、本発明によれば、複数プロセ
ッサに対するパッチ投入タイミングの同期をとることが
できるので、各プロセッサ間における処理プログラムや
データの食い違いを防止して、スムーズなパッチ投入を
行なうことが可能となる。
ッサに対するパッチ投入タイミングの同期をとることが
できるので、各プロセッサ間における処理プログラムや
データの食い違いを防止して、スムーズなパッチ投入を
行なうことが可能となる。
【００２４】図３は、本発明の他の実施例を示したもの
であって、大規模な電子交換システムを例示し、２１は
中央局を示し、２２，２３，…は複数のローカル局を示
している。
であって、大規模な電子交換システムを例示し、２１は
中央局を示し、２２，２３，…は複数のローカル局を示
している。
【００２５】図３に示されたシステムにおいては、中央
局２１および各ローカル局２２，２３，…はそれぞれ複
数のプロセッサを有している。このようなシステムの場
合も、図２に示されたパッチ投入方式を適用することに
よって、例えば中央局２１から各ローカル局の各プロセ
ッサにおけるパッチ用バッファにパッチ内容を書き込
み、指定時刻に一斉にパッチ投入処理を行なうことによ
って、全プロセッサにおいて同期をとってパッチ投入を
行なうことができる。
局２１および各ローカル局２２，２３，…はそれぞれ複
数のプロセッサを有している。このようなシステムの場
合も、図２に示されたパッチ投入方式を適用することに
よって、例えば中央局２１から各ローカル局の各プロセ
ッサにおけるパッチ用バッファにパッチ内容を書き込
み、指定時刻に一斉にパッチ投入処理を行なうことによ
って、全プロセッサにおいて同期をとってパッチ投入を
行なうことができる。
【００２６】従って、図３に示された実施例によれば、
マルチプロセッサ方式からなる大規模な電子交換システ
ムの場合でも、パッチの一斉投入を行なうことができる
ので、パッチ投入によって、通信処理エラーや、システ
ムダウン等の障害を発生することが防止される。
マルチプロセッサ方式からなる大規模な電子交換システ
ムの場合でも、パッチの一斉投入を行なうことができる
ので、パッチ投入によって、通信処理エラーや、システ
ムダウン等の障害を発生することが防止される。
【００２７】
【発明の効果】以上説明したように本発明によれば、複
数個のプロセッサを有する電子交換機システム等におい
て、オンライン運用中のパッチ投入を行なう際に、各プ
ロセッサにおけるパッチ投入タイミングの同期をとって
一斉投入を行なうことができるので、パッチ投入タイミ
ングの食い違いによる処理エラーやシステムダウンの発
生を防止して、円滑なパッチ投入を行なうことができ
る。
数個のプロセッサを有する電子交換機システム等におい
て、オンライン運用中のパッチ投入を行なう際に、各プ
ロセッサにおけるパッチ投入タイミングの同期をとって
一斉投入を行なうことができるので、パッチ投入タイミ
ングの食い違いによる処理エラーやシステムダウンの発
生を防止して、円滑なパッチ投入を行なうことができ
る。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】本発明の他の実施例を示す図である。
【図４】従来のパッチ投入方式を示す図である。
ＭＰＲ メイン・プロセッサ ＣＰＲ１ コール・プロセッサ １１ セントラル・コントローラ １２ メインメモリ １３ チャネル・コントローラ １４ パソコン装置 １５ ファイル・メモリ １６ チャネル・ツウ・チャネル・アダプタ １８ パッチ投入用バッファ
Claims (3)
- 【請求項１】 複数のプロセッサを有するシステムにお
ける、各プロセッサのメインメモリ（１２）にオンライ
ン運用状態でパッチ内容を書き込むパッチ投入方式にお
いて、各プロセッサにパッチ投入用バッファ（１８）を
設け、各プロセッサにおける前記メインメモリ（１２）
を書き替えるコマンドにパッチ投入開始時刻を指定する
パラメータを付加して全プロセッサを指定して発行する
とともに、前記パッチ投入用バッファ（１８）にパッチ
内容を格納し、各プロセッサにおいてそれぞれの内部ク
ロックによって制御して該コマンドを実行することによ
って、各プロセッサにおいて前記指定時刻にそれぞれの
パッチ投入用バッファ（１８）からメインメモリ（１
２）に対して一斉にパッチ投入を行なうことを特徴とす
るパッチ投入方式。 - 【請求項２】 メイン・プロセッサ（ＭＰＲ）と該メイ
ン・プロセッサ（ＭＰＲ）の処理を補助する複数のコー
ル・プロセッサ（ＣＰＲ１）とを有する電子交換機シス
テムにおける各プロセッサのメインメモリ（１２）にオ
ンライン運用状態でパッチ内容を書き込むパッチ投入方
式において、各プロセッサにパッチ投入用バッファ（１
８）を設け、前記メイン・プロセッサ（ＭＰＲ）に接続
されたパソコン装置（１４）からメインメモリ（１２）
を書き替えるコマンドにパッチ投入開始時刻を指定する
パラメータを付加して全プロセッサを指定して発行する
とともに、メイン・プロセッサ（ＭＰＲ）に対する入出
力データの転送を制御するチャネル・コントローラ（１
３）を経由してメイン・プロセッサ（ＭＰＲ）のパッチ
投入用バッファ（１８）に、メイン・プロセッサ（ＭＰ
Ｒ）とコール・プロセッサ（ＣＰＲ１）との間のデータ
転送処理を行なうチャネル・ツウ・チャネル・アダプタ
（１６）を経由して各コール・プロセッサ（ＣＰＲ１）
のパッチ投入用バッファ（１８）に、それぞれパッチ内
容を保持し、各プロセッサの動作を制御するセントラル
・コントローラ（１１）がそれぞれの内部クロックによ
って制御して前記コマンドを実行することによって、指
定時刻にそれぞれのパッチ投入用バッファ（１８）から
メインメモリ（１２）に対して一斉にパッチ投入を行な
うことを特徴とするパッチ投入方式。 - 【請求項３】 請求項１または２に記載のパッチ投入方
式において、それぞれのパッチ投入用バッファ（１８）
からメインメモリ（１２）に対してパッチ投入を行なう
と同時に、ファイル・メモリ（１５）に対してもパッチ
投入を行なうことを特徴とするパッチ投入方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225591A JPH05119997A (ja) | 1991-09-05 | 1991-09-05 | パツチ投入方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225591A JPH05119997A (ja) | 1991-09-05 | 1991-09-05 | パツチ投入方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05119997A true JPH05119997A (ja) | 1993-05-18 |
Family
ID=16831722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225591A Pending JPH05119997A (ja) | 1991-09-05 | 1991-09-05 | パツチ投入方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05119997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0939369A2 (en) * | 1998-02-27 | 1999-09-01 | Matsushita Electric Industrial Co., Ltd. | Electronic equipment with external memory storing a correction program |
| WO2008146408A1 (ja) * | 2007-06-01 | 2008-12-04 | Fujitsu Business Systems Ltd. | ライセンス管理プログラム、ソフトウェア利用制御方法およびライセンス管理装置 |
-
1991
- 1991-09-05 JP JP3225591A patent/JPH05119997A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0939369A2 (en) * | 1998-02-27 | 1999-09-01 | Matsushita Electric Industrial Co., Ltd. | Electronic equipment with external memory storing a correction program |
| EP0939369A3 (en) * | 1998-02-27 | 2000-11-22 | Matsushita Electric Industrial Co., Ltd. | Electronic equipment with external memory storing a correction program |
| US6532587B1 (en) | 1998-02-27 | 2003-03-11 | Matsushita Electric Industrial Co., Ltd. | Electronic equipment |
| WO2008146408A1 (ja) * | 2007-06-01 | 2008-12-04 | Fujitsu Business Systems Ltd. | ライセンス管理プログラム、ソフトウェア利用制御方法およびライセンス管理装置 |
| JPWO2008146408A1 (ja) * | 2007-06-01 | 2010-08-19 | 株式会社富士通ビジネスシステム | ライセンス管理プログラム、ソフトウェア利用制御方法およびライセンス管理装置 |
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