JPH05114821A - 正弦波信号発生回路 - Google Patents
正弦波信号発生回路Info
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- JPH05114821A JPH05114821A JP27516691A JP27516691A JPH05114821A JP H05114821 A JPH05114821 A JP H05114821A JP 27516691 A JP27516691 A JP 27516691A JP 27516691 A JP27516691 A JP 27516691A JP H05114821 A JPH05114821 A JP H05114821A
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0353—Reduction of table size by using symmetrical properties of the function, e.g. using most significant bits for quadrant control
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Abstract
(57)【要約】 （修正有）
【目的】 回路規模の小さい正弦波信号発生回路を提供
する。 【構成】 クロックＳ１１の立ち上がりで１６進カウン
タ１の出力信号Ｓ２１〜Ｓ２４を＋１に設定し、１ビッ
トの出力信号Ｓ２１は、正弦波出力信号の最上位ビット
の正弦波出力信号Ｓ４１から出力する。下位３ビットの
出力信号Ｓ２２〜Ｓ２４の値の正弦波振幅が正弦波の波
形の対称性によって等しい点を考慮し、デコーダ３で１
６進カウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２
４の値を変換して正弦波テーブル２の入力信号Ｓ３１〜
Ｓ３３とする。正弦波テーブル２は１周期２πを１６分
割した正弦波振幅データ中の０〜π／２の４点の正弦波
振幅データを有するのみでよく、１６進カウンタ１の出
力信号Ｓ２１〜Ｓ２４により位相が（２π／１６）・
（カウンタ値）の値を出力し、正弦波出力信号Ｓ４１〜
Ｓ４８が１６クロックで１周期の正弦波となる。
する。 【構成】 クロックＳ１１の立ち上がりで１６進カウン
タ１の出力信号Ｓ２１〜Ｓ２４を＋１に設定し、１ビッ
トの出力信号Ｓ２１は、正弦波出力信号の最上位ビット
の正弦波出力信号Ｓ４１から出力する。下位３ビットの
出力信号Ｓ２２〜Ｓ２４の値の正弦波振幅が正弦波の波
形の対称性によって等しい点を考慮し、デコーダ３で１
６進カウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２
４の値を変換して正弦波テーブル２の入力信号Ｓ３１〜
Ｓ３３とする。正弦波テーブル２は１周期２πを１６分
割した正弦波振幅データ中の０〜π／２の４点の正弦波
振幅データを有するのみでよく、１６進カウンタ１の出
力信号Ｓ２１〜Ｓ２４により位相が（２π／１６）・
（カウンタ値）の値を出力し、正弦波出力信号Ｓ４１〜
Ｓ４８が１６クロックで１周期の正弦波となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＧＰＳ（全世界方位計
測システム）受信機等に利用する正弦波信号発生回路に
関する。
測システム）受信機等に利用する正弦波信号発生回路に
関する。
【０００２】
【従来の技術】図７は、従来の正弦波信号発生回路の構
成を示し、１周期を１６分割し、出力を７ビットの絶対
値と１ビットの符号で処理する場合である。図７におい
て、１は０〜２πの位相を計数する１６進カウンタであ
り、６は１周期分を１６分割した正弦波振幅データを格
納する正弦波テーブルである。
成を示し、１周期を１６分割し、出力を７ビットの絶対
値と１ビットの符号で処理する場合である。図７におい
て、１は０〜２πの位相を計数する１６進カウンタであ
り、６は１周期分を１６分割した正弦波振幅データを格
納する正弦波テーブルである。
【０００３】Ｓ１１は１６進カウンタ１のクロック（Ｃ
ＬＫ）であり、Ｓ２１、Ｓ２２、Ｓ２３お２びＳ２４は
１６進カウンタ１の４ビット出力信号ＣＮＴ３、ＣＮＴ
２、ＣＮＴ１およびＣＮＴ０であり、位相を示す信号と
して正弦波テーブル６に入力される。Ｓ４１、Ｓ４２、
Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６、Ｓ４７およびＳ４８
は８ビットの正弦波出力信号ＯＵＴ７、ＯＵＴ６、ＯＵ
Ｔ５、ＯＵＴ４、ＯＵＴ３、ＯＵＴ２およびＯＵＴ１で
ある。
ＬＫ）であり、Ｓ２１、Ｓ２２、Ｓ２３お２びＳ２４は
１６進カウンタ１の４ビット出力信号ＣＮＴ３、ＣＮＴ
２、ＣＮＴ１およびＣＮＴ０であり、位相を示す信号と
して正弦波テーブル６に入力される。Ｓ４１、Ｓ４２、
Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６、Ｓ４７およびＳ４８
は８ビットの正弦波出力信号ＯＵＴ７、ＯＵＴ６、ＯＵ
Ｔ５、ＯＵＴ４、ＯＵＴ３、ＯＵＴ２およびＯＵＴ１で
ある。
【０００４】次に、この構成の動作について説明する。
クロックＳ１１の立ち上がりに同期して１６進カウンタ
１の出力信号Ｓ２１〜Ｓ２４をプラス（＋）１に設定す
る。正弦波テーブル６は１周期２πを１６分割した正弦
波振幅データを有しており、１６進カウンタ１の出力信
号Ｓ２１〜Ｓ２４を位相として正弦波テーブル６に入力
する。正弦波テーブル６は位相が（２π／１６）・（カ
ウンタ値）の正弦波振幅値を出力し、正弦波出力信号Ｓ
４１〜Ｓ４８は１６クロックで１周期の正弦波となる。
クロックＳ１１の立ち上がりに同期して１６進カウンタ
１の出力信号Ｓ２１〜Ｓ２４をプラス（＋）１に設定す
る。正弦波テーブル６は１周期２πを１６分割した正弦
波振幅データを有しており、１６進カウンタ１の出力信
号Ｓ２１〜Ｓ２４を位相として正弦波テーブル６に入力
する。正弦波テーブル６は位相が（２π／１６）・（カ
ウンタ値）の正弦波振幅値を出力し、正弦波出力信号Ｓ
４１〜Ｓ４８は１６クロックで１周期の正弦波となる。
【０００５】このように、従来例の正弦波信号発生回路
では、カウンタを０〜１５の範囲でカウンタアップする
ことにより、クロック周波数の１／１６の周波数の正弦
波信号を発生することができる。
では、カウンタを０〜１５の範囲でカウンタアップする
ことにより、クロック周波数の１／１６の周波数の正弦
波信号を発生することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来例
の正弦波信号発生回路では、正弦波テーブル６に１周期
分の正弦波データを格納する必要があり、回路規模が増
大するという欠点がある。本発明は、このような課題を
解決するものであり、正弦波テーブルの回路規模が約１
／４に削減でき、装置の回路規模を小さくできる優れた
正弦波信号発生回路を提供することを目的とする。
の正弦波信号発生回路では、正弦波テーブル６に１周期
分の正弦波データを格納する必要があり、回路規模が増
大するという欠点がある。本発明は、このような課題を
解決するものであり、正弦波テーブルの回路規模が約１
／４に削減でき、装置の回路規模を小さくできる優れた
正弦波信号発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明の正弦波信号発生回路は、正弦波信号の１周
期の位相を計数するＮ進カウンタと、位相が０〜π／２
の１／４周期分の正弦波振幅データを有する正弦波テー
ブルと、Ｎ進カウンタ出力を正弦波テーブルの入力に変
換するデコーダとを有し、正弦波信号の波形の対称性を
利用し、正弦波テーブルとデコーダによって、１周期分
の正弦波信号を生成することを特徴とするものである。
に、本発明の正弦波信号発生回路は、正弦波信号の１周
期の位相を計数するＮ進カウンタと、位相が０〜π／２
の１／４周期分の正弦波振幅データを有する正弦波テー
ブルと、Ｎ進カウンタ出力を正弦波テーブルの入力に変
換するデコーダとを有し、正弦波信号の波形の対称性を
利用し、正弦波テーブルとデコーダによって、１周期分
の正弦波信号を生成することを特徴とするものである。
【０００８】また、正弦波テーブルに位相が（π／Ｎ）
乃至（π／２−π／Ｎ）の正弦波振幅データを格納する
ことを特徴とするものである。
乃至（π／２−π／Ｎ）の正弦波振幅データを格納する
ことを特徴とするものである。
【０００９】正弦波テーブルにリードオンリーメモリあ
るいは論理回路を用いることを特徴とするものである。
るいは論理回路を用いることを特徴とするものである。
【００１０】
【作用】したがって、本発明の正弦波信号発生回路によ
れば、正弦波信号の波形の対称性を利用し、１／４周期
分割の正弦波振幅データにより１周期分の正弦波信号の
波形を生成しているため、正弦波テーブルの回路規模が
約１／４に削減でき、装置の回路規模を小さくできる。
れば、正弦波信号の波形の対称性を利用し、１／４周期
分割の正弦波振幅データにより１周期分の正弦波信号の
波形を生成しているため、正弦波テーブルの回路規模が
約１／４に削減でき、装置の回路規模を小さくできる。
【００１１】
【実施例】以下、本発明の正弦波信号発生回路の一実施
例を図面をもとに説明する。
例を図面をもとに説明する。
【００１２】図１は第１の実施例の構成を示し、１周期
を１６分割し、出力を７ビットの絶対値と１ビットの符
号で処理した場合である。なお、従前の図７と同一の構
成要素には同一の符号を付した。
を１６分割し、出力を７ビットの絶対値と１ビットの符
号で処理した場合である。なお、従前の図７と同一の構
成要素には同一の符号を付した。
【００１３】図１において、１は０〜２πの位相を計数
する１６進カウンタであり、２は０〜π／２の１／４周
期分の正弦波振幅データを格納した正弦波テーブルであ
る。３は１６進カウンタ１の出力信号を正弦波テーブル
２の入力信号に変換するデコーダである。Ｓ１１は１６
進カウンタ１のクロック（ＣＬＫ）であり、Ｓ２１、Ｓ
２２、Ｓ２３およびＳ２４は１６進カウンタ１の４ビッ
トの出力信号（ＣＮＴ３、ＣＮＴ２、ＣＮＴ１およびＣ
ＮＴ０）である。また、Ｓ３１、Ｓ３２およびＳ３３は
正弦波テーブル２の入力信号（ＰＨ２、ＰＨ１およびＰ
Ｈ０）であり、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４
５、Ｓ４６、Ｓ４７およびＳ４８は８ビットの正弦波出
力信号（ＯＵＴ７、ＯＵＴ６、ＯＵＴ５、ＯＵＴ４、Ｏ
ＵＴ３、ＯＵＴ２およびＯＵＴ１）である。１６進カウ
ンタ１の上位１ビットの出力信号Ｓ２１（ＣＮＴ３）
は、そのまま符号入力として正弦波出力信号の最上位ビ
ットの正弦波出力信号Ｓ４１（ＯＵＴ７）として出力さ
れ、１６進カウンタ１の下位３ビットの出力信号Ｓ２２
〜Ｓ２４（ＣＮＴ２〜ＣＮＴ０）はデコーダ３によって
正弦波テーブル２の入力信号Ｓ３１〜Ｓ３３（ＰＨ２〜
ＰＨ０）に変換される。
する１６進カウンタであり、２は０〜π／２の１／４周
期分の正弦波振幅データを格納した正弦波テーブルであ
る。３は１６進カウンタ１の出力信号を正弦波テーブル
２の入力信号に変換するデコーダである。Ｓ１１は１６
進カウンタ１のクロック（ＣＬＫ）であり、Ｓ２１、Ｓ
２２、Ｓ２３およびＳ２４は１６進カウンタ１の４ビッ
トの出力信号（ＣＮＴ３、ＣＮＴ２、ＣＮＴ１およびＣ
ＮＴ０）である。また、Ｓ３１、Ｓ３２およびＳ３３は
正弦波テーブル２の入力信号（ＰＨ２、ＰＨ１およびＰ
Ｈ０）であり、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４
５、Ｓ４６、Ｓ４７およびＳ４８は８ビットの正弦波出
力信号（ＯＵＴ７、ＯＵＴ６、ＯＵＴ５、ＯＵＴ４、Ｏ
ＵＴ３、ＯＵＴ２およびＯＵＴ１）である。１６進カウ
ンタ１の上位１ビットの出力信号Ｓ２１（ＣＮＴ３）
は、そのまま符号入力として正弦波出力信号の最上位ビ
ットの正弦波出力信号Ｓ４１（ＯＵＴ７）として出力さ
れ、１６進カウンタ１の下位３ビットの出力信号Ｓ２２
〜Ｓ２４（ＣＮＴ２〜ＣＮＴ０）はデコーダ３によって
正弦波テーブル２の入力信号Ｓ３１〜Ｓ３３（ＰＨ２〜
ＰＨ０）に変換される。
【００１４】図２は、デコーダ３の構成を詳細に示して
いる。図２において、３ａ、３ｂ、３ｃはインバータ回
路であり、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉおよび
３ｊは２入力ＡＮＤ回路である。また３ｋ、３ｍは２入
力ＯＲ回路である。
いる。図２において、３ａ、３ｂ、３ｃはインバータ回
路であり、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉおよび
３ｊは２入力ＡＮＤ回路である。また３ｋ、３ｍは２入
力ＯＲ回路である。
【００１５】図３は、１周期分の出力波形を示してい
る。図３において、（２π／１６）幅で階段状となって
いる実線波形が正弦波の出力波形である。正弦波テーブ
ル２には、位相が０〜π／２の５点の正弦波振幅データ
を格納している。
る。図３において、（２π／１６）幅で階段状となって
いる実線波形が正弦波の出力波形である。正弦波テーブ
ル２には、位相が０〜π／２の５点の正弦波振幅データ
を格納している。
【００１６】次に、第１の実施例の構成における動作に
ついて説明する。クロックＳ１１の立ち上がりに同期し
て１６進カウンタ１の出力信号Ｓ２１〜Ｓ２４を＋１に
設定する。図３からも判明するように、１６進カウンタ
１の１ビットの出力信号Ｓ２１（ＣＮＴ３）はそのまま
符号ビットとして正弦波出力信号の最上位ビットの正弦
波出力信号Ｓ４１（ＯＵＴ７）から出力することができ
る。また、正弦波波形の対称性から、１６進カウンタ１
の下位３ビットの出力信号Ｓ２２〜Ｓ２４（ＣＮＴ２〜
ＣＮＴ０）の値が、それぞれ点〔３〕と点〔５〕、点
〔２〕と点〔６〕、点〔１〕と点〔７〕において、正弦
波振幅が等しくなるため、デコーダ３によって、１６進
カウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２４
（ＣＮＴ２〜ＣＮＴ０）の値が点〔５〕の場合は点
〔３〕に、点〔６〕の場合は点〔２〕に、点〔７〕の場
合は点〔１〕に変換して正弦波テーブル２を入力信号Ｓ
３１〜Ｓ３３（ＰＨ２〜ＰＨ０）とする。正弦波テーブ
ル２は、１周期２πを１６分割した正弦波振幅データ中
の０〜π／２の５点の正弦波振幅データを有しており、
１６進カウンタ１の出力信号Ｓ２１〜Ｓ２４によって、
位相が（２π／１６）・（カウンタ値）の値を出力し
て、正弦波出力信号Ｓ４１〜Ｓ４８は１６クロックで１
周期の正弦波となる。
ついて説明する。クロックＳ１１の立ち上がりに同期し
て１６進カウンタ１の出力信号Ｓ２１〜Ｓ２４を＋１に
設定する。図３からも判明するように、１６進カウンタ
１の１ビットの出力信号Ｓ２１（ＣＮＴ３）はそのまま
符号ビットとして正弦波出力信号の最上位ビットの正弦
波出力信号Ｓ４１（ＯＵＴ７）から出力することができ
る。また、正弦波波形の対称性から、１６進カウンタ１
の下位３ビットの出力信号Ｓ２２〜Ｓ２４（ＣＮＴ２〜
ＣＮＴ０）の値が、それぞれ点〔３〕と点〔５〕、点
〔２〕と点〔６〕、点〔１〕と点〔７〕において、正弦
波振幅が等しくなるため、デコーダ３によって、１６進
カウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２４
（ＣＮＴ２〜ＣＮＴ０）の値が点〔５〕の場合は点
〔３〕に、点〔６〕の場合は点〔２〕に、点〔７〕の場
合は点〔１〕に変換して正弦波テーブル２を入力信号Ｓ
３１〜Ｓ３３（ＰＨ２〜ＰＨ０）とする。正弦波テーブ
ル２は、１周期２πを１６分割した正弦波振幅データ中
の０〜π／２の５点の正弦波振幅データを有しており、
１６進カウンタ１の出力信号Ｓ２１〜Ｓ２４によって、
位相が（２π／１６）・（カウンタ値）の値を出力し
て、正弦波出力信号Ｓ４１〜Ｓ４８は１６クロックで１
周期の正弦波となる。
【００１７】このように、第１の実施例よれば、デコー
ダ３を設けることにより、正弦波テーブル２は０〜π／
２の５点の正弦波振幅データを格納したけで、クロック
周波数の１／１６の周波数の正弦波を発生することがで
きる。
ダ３を設けることにより、正弦波テーブル２は０〜π／
２の５点の正弦波振幅データを格納したけで、クロック
周波数の１／１６の周波数の正弦波を発生することがで
きる。
【００１８】図４は、第２の実施例の構成を示し、１周
期を１６分割し、出力を７ビットの絶対値と１ビットの
符号で処理した場合である。
期を１６分割し、出力を７ビットの絶対値と１ビットの
符号で処理した場合である。
【００１９】図４において、１は０〜２πの位相を計数
する１６進カウンタであり、４は位相が（π／１６）〜
（π／２−π／１６）の１／４周期分の正弦波振幅デー
タを格納した正弦波テーブルである。５は１６進カウン
タ１の出力を正弦波テーブル４の入力に変換するデコー
ダであり、Ｓ１１は１６進カウンタ１のクロック（ＣＬ
Ｋ）である。またＳ２１、Ｓ２２、Ｓ２３およびＳ２４
は１６進カウンタ１の４ビットの出力信号（ＣＮＴ３、
ＣＮＴ２、ＣＮＴ１およびＣＮＴ０）であり、Ｓ５１、
Ｓ５２は正弦波テーブル４の入力信号（ＰＨ１、ＰＨ
０）である。Ｓ６１、Ｓ６２、Ｓ６３、Ｓ６４、Ｓ６
５、Ｓ６６、Ｓ６７およびＳ６８は８ビットの正弦波出
力信号（ＯＵＴ７、ＯＵＴ６、ＯＵＴ５、ＯＵＴ４、Ｏ
ＵＴ３、ＯＵＴ２、ＯＵＴ１およびＯＵＴ０）であり、
１６進カウンタ１の上位１ビットの出力信号Ｓ２１（Ｃ
ＮＴ３）は、そのまま符号ビットとして正弦波出力信号
の最上位ビットＳ６１（ＯＵＴ７）として出力され、１
６進カウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２
４（ＣＮＴ２〜ＣＮＴ０）はデコーダ５によって正弦波
テーブル４の入力信号Ｓ５１、Ｓ５２（ＰＨ１、ＰＨ
０）に変換される。
する１６進カウンタであり、４は位相が（π／１６）〜
（π／２−π／１６）の１／４周期分の正弦波振幅デー
タを格納した正弦波テーブルである。５は１６進カウン
タ１の出力を正弦波テーブル４の入力に変換するデコー
ダであり、Ｓ１１は１６進カウンタ１のクロック（ＣＬ
Ｋ）である。またＳ２１、Ｓ２２、Ｓ２３およびＳ２４
は１６進カウンタ１の４ビットの出力信号（ＣＮＴ３、
ＣＮＴ２、ＣＮＴ１およびＣＮＴ０）であり、Ｓ５１、
Ｓ５２は正弦波テーブル４の入力信号（ＰＨ１、ＰＨ
０）である。Ｓ６１、Ｓ６２、Ｓ６３、Ｓ６４、Ｓ６
５、Ｓ６６、Ｓ６７およびＳ６８は８ビットの正弦波出
力信号（ＯＵＴ７、ＯＵＴ６、ＯＵＴ５、ＯＵＴ４、Ｏ
ＵＴ３、ＯＵＴ２、ＯＵＴ１およびＯＵＴ０）であり、
１６進カウンタ１の上位１ビットの出力信号Ｓ２１（Ｃ
ＮＴ３）は、そのまま符号ビットとして正弦波出力信号
の最上位ビットＳ６１（ＯＵＴ７）として出力され、１
６進カウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２
４（ＣＮＴ２〜ＣＮＴ０）はデコーダ５によって正弦波
テーブル４の入力信号Ｓ５１、Ｓ５２（ＰＨ１、ＰＨ
０）に変換される。
【００２０】図５は、第２の実施例の構成におけるデコ
ーダ５の構成を示している。図５において、５ａ、５ｂ
および５ｃはインバータ回路、５ｄ、５ｅ、５ｆおよび
５ｇは２入力ＡＮＤ回路、５ｈ、５ｉは２入力ＯＲ回路
である。
ーダ５の構成を示している。図５において、５ａ、５ｂ
および５ｃはインバータ回路、５ｄ、５ｅ、５ｆおよび
５ｇは２入力ＡＮＤ回路、５ｈ、５ｉは２入力ＯＲ回路
である。
【００２１】図６は、正弦波信号発生回路の１周期分の
出力波形を示している。図６において、（２π／１６）
幅で階段状となっている実線波形が正弦波の出力波形で
ある。正弦波テーブル４には、位相が（π／１６）〜
（７π／１６）の４点の正弦波振幅データを格納してい
る。
出力波形を示している。図６において、（２π／１６）
幅で階段状となっている実線波形が正弦波の出力波形で
ある。正弦波テーブル４には、位相が（π／１６）〜
（７π／１６）の４点の正弦波振幅データを格納してい
る。
【００２２】次に、この第２の実施例の構成における動
作について説明する。クロックＳ１１の立ち上がりに同
期して１６進カウンタ１の出力信号Ｓ２１〜Ｓ２４を＋
１に設定する。
作について説明する。クロックＳ１１の立ち上がりに同
期して１６進カウンタ１の出力信号Ｓ２１〜Ｓ２４を＋
１に設定する。
【００２３】図６からも判明するように、１６進カウン
タ１の上位１ビットの出力信号Ｓ２１（ＣＮＴ３）はそ
のまま符号ビットとして正弦波出力信号の最上位ビット
Ｓ６１（ＯＵＴ７）から出力することができる。
タ１の上位１ビットの出力信号Ｓ２１（ＣＮＴ３）はそ
のまま符号ビットとして正弦波出力信号の最上位ビット
Ｓ６１（ＯＵＴ７）から出力することができる。
【００２４】また、正弦波波形の対称性から、１６進カ
ウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２４（Ｃ
ＮＴ２〜ＣＮＴ０）が、それぞれ点
ウンタ１の下位３ビットの出力信号Ｓ２２〜Ｓ２４（Ｃ
ＮＴ２〜ＣＮＴ０）が、それぞれ点
〔０〕と点〔７〕、
点〔１〕と点〔６〕、点〔２〕と点〔５〕、点〔３〕と
点〔４〕において、正弦波振幅が等しくなるため、デコ
ーダ５によって、１６進カウンタ１の下位３ビットの出
力信号Ｓ２２〜Ｓ２４（ＣＮＴ２〜ＣＮＴ０）の値が
〔７〕の場合は点
点〔１〕と点〔６〕、点〔２〕と点〔５〕、点〔３〕と
点〔４〕において、正弦波振幅が等しくなるため、デコ
ーダ５によって、１６進カウンタ１の下位３ビットの出
力信号Ｓ２２〜Ｓ２４（ＣＮＴ２〜ＣＮＴ０）の値が
〔７〕の場合は点
〔０〕に、点〔６〕の場合は点〔１〕
に、点〔５〕の場合は点〔２〕に、点〔４〕の場合は点
〔３〕に変換して正弦波テーブル４の入力信号Ｓ５１〜
Ｓ５２（ＰＨ１〜ＰＨ０）とする。この変換は第１の実
施例と比べて少ない回路数で実現できる利点がある。正
弦波テーブル４は、１周期２πを１６分割した正弦波振
幅データ中の（π／１６）〜（７π／１６）の４点の正
弦波振幅データを有するのみで、１６進カウンタ１の出
力信号Ｓ２１〜Ｓ２４によって、位相が（（２π／１
６）・（カウンタ値）＋π／１６）の正弦波振幅値を出
力し、正弦波出力信号Ｓ６１〜Ｓ６８は１６クロックで
１周期の正弦波となる。
に、点〔５〕の場合は点〔２〕に、点〔４〕の場合は点
〔３〕に変換して正弦波テーブル４の入力信号Ｓ５１〜
Ｓ５２（ＰＨ１〜ＰＨ０）とする。この変換は第１の実
施例と比べて少ない回路数で実現できる利点がある。正
弦波テーブル４は、１周期２πを１６分割した正弦波振
幅データ中の（π／１６）〜（７π／１６）の４点の正
弦波振幅データを有するのみで、１６進カウンタ１の出
力信号Ｓ２１〜Ｓ２４によって、位相が（（２π／１
６）・（カウンタ値）＋π／１６）の正弦波振幅値を出
力し、正弦波出力信号Ｓ６１〜Ｓ６８は１６クロックで
１周期の正弦波となる。
【００２５】このように、第２の実施例によれば、正弦
波テーブル４に１周期２πを１６分割した正弦波振幅デ
ータ中の（π／１６）〜（７π／１６）の４点の正弦波
振幅データを格納し、デコーダ５を設けることにより、
クロック周波数の１／１６の正弦波を発生することがで
きる。
波テーブル４に１周期２πを１６分割した正弦波振幅デ
ータ中の（π／１６）〜（７π／１６）の４点の正弦波
振幅データを格納し、デコーダ５を設けることにより、
クロック周波数の１／１６の正弦波を発生することがで
きる。
【００２６】
【発明の効果】以上の説明より明らかなように、正弦波
信号の波形の対称性を利用し、１／４周期分割の正弦波
振幅データによって、１周期分の正弦波信号の波形を生
成しているため、正弦波テーブルの回路規模が約１／４
に削減でき、装置の回路規模を小さくできるという効果
を有する。
信号の波形の対称性を利用し、１／４周期分割の正弦波
振幅データによって、１周期分の正弦波信号の波形を生
成しているため、正弦波テーブルの回路規模が約１／４
に削減でき、装置の回路規模を小さくできるという効果
を有する。
【図１】本発明の正弦波信号発生回路の実施例の構成を
示すブロック図
示すブロック図
【図２】図１に示すデコーダの構成を詳細に示す回路図
【図３】図１に示す正弦波信号発生回路からの１周期分
の出力波形図
の出力波形図
【図４】第２の実施例の構成を示すブロック図
【図５】図４に示すデコーダの構成を詳細に示す回路図
【図６】図４に示す正弦波信号発生回路からの１周期分
の出力波形図
の出力波形図
【図７】従来の正弦波信号発生回路を示すブロック図
１ １６進カウンタ ２ 正弦波テーブル ３ デコーダ ３ａ、３ｂ、３ｃ インバータ回路 ３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ ２入力Ａ
ＮＤ回路 ３ｋ、３ｍ ２入力ＯＲ回路
ＮＤ回路 ３ｋ、３ｍ ２入力ＯＲ回路
Claims (4)
- 【請求項１】 正弦波信号の１周期の位相を計数するＮ
進カウンタと、位相が０〜π／２の１／４周期分の正弦
波振幅データを有する正弦波テーブルと、Ｎ進カウンタ
出力を正弦波テーブルの入力に変換するデコーダとを有
し、正弦波信号の波形の対称性を利用し、前記正弦波テ
ーブルとデコーダによって、１周期分の正弦波信号を生
成することを特徴とする正弦波信号発生回路。 - 【請求項２】 正弦波テーブルに位相が（π／Ｎ）乃至
（π／２−π／Ｎ）の正弦波振幅データを格納すること
を特徴とする請求項１記載の正弦波信号発生回路。 - 【請求項３】 正弦波テーブルにリードオンリーメモリ
を用いることを特徴とする請求項１または２記載の正弦
波信号発生回路。 - 【請求項４】 正弦波テーブルに論理回路を用いること
を特徴とする請求項１または２記載の正弦波信号発生回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27516691A JPH05114821A (ja) | 1991-10-23 | 1991-10-23 | 正弦波信号発生回路 |
| CA 2080782 CA2080782A1 (en) | 1991-10-23 | 1992-10-16 | Sinusoidal wave signal generating circuit |
| EP19920309473 EP0539122A3 (en) | 1991-10-23 | 1992-10-16 | Sinusoidal wave signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27516691A JPH05114821A (ja) | 1991-10-23 | 1991-10-23 | 正弦波信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114821A true JPH05114821A (ja) | 1993-05-07 |
Family
ID=17551596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27516691A Pending JPH05114821A (ja) | 1991-10-23 | 1991-10-23 | 正弦波信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0539122A3 (ja) |
| JP (1) | JPH05114821A (ja) |
| CA (1) | CA2080782A1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141804A (ja) * | 1983-02-01 | 1984-08-14 | Rohm Co Ltd | 波形発生回路 |
| ES2072258T3 (es) * | 1988-01-06 | 1995-07-16 | Duerrwaechter E Dr Doduco | Disposicion de circuito para la aceleracion de una señal senoidal electrica con una frecuencia variable. |
-
1991
- 1991-10-23 JP JP27516691A patent/JPH05114821A/ja active Pending
-
1992
- 1992-10-16 EP EP19920309473 patent/EP0539122A3/en not_active Withdrawn
- 1992-10-16 CA CA 2080782 patent/CA2080782A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP0539122A3 (en) | 1993-07-07 |
| EP0539122A2 (en) | 1993-04-28 |
| CA2080782A1 (en) | 1993-04-24 |
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