JPH05109820A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
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- JPH05109820A JPH05109820A JP3265090A JP26509091A JPH05109820A JP H05109820 A JPH05109820 A JP H05109820A JP 3265090 A JP3265090 A JP 3265090A JP 26509091 A JP26509091 A JP 26509091A JP H05109820 A JPH05109820 A JP H05109820A
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- Japan
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- solder
- melting point
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- bonding
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 フラックスを用いることなく接合強度を確保
しながらフリップチップボンディングできる半導体装置
の実装方法を提供するにある。 【構成】 ＩＣチップ２にはアルミ電極３が形成され、
そのアルミ電極３には銅バンプ６が配置され、銅バンプ
６の表面には共晶ハンダ７（Ｐｂ−６３Ｓｎ）が配置さ
れている。又、ガラス基板１には導電パターン１０が形
成されている。そして、ガラス基板１上にＩＣチップ２
を配置し、ハンダ７の融点の１８３℃より低い１２０〜
１７０℃でＩＣチップ２とガラス基板１との間を加圧し
てハンダ７を塑性変形させながらハンダ７と導電パター
ン１０とを接合する。
しながらフリップチップボンディングできる半導体装置
の実装方法を提供するにある。 【構成】 ＩＣチップ２にはアルミ電極３が形成され、
そのアルミ電極３には銅バンプ６が配置され、銅バンプ
６の表面には共晶ハンダ７（Ｐｂ−６３Ｓｎ）が配置さ
れている。又、ガラス基板１には導電パターン１０が形
成されている。そして、ガラス基板１上にＩＣチップ２
を配置し、ハンダ７の融点の１８３℃より低い１２０〜
１７０℃でＩＣチップ２とガラス基板１との間を加圧し
てハンダ７を塑性変形させながらハンダ７と導電パター
ン１０とを接合する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置のうち、
フェイスダウンで実装されるフリップチップＩＣの実装
方法に関するものである。
フェイスダウンで実装されるフリップチップＩＣの実装
方法に関するものである。
【０００２】
【従来の技術】従来、半導体チップの端子接続法として
フリップチップボンディングがあり、このフリップチッ
プボンディングには、フラックスを用いたハンダリフロ
ー法が一般的である。
フリップチップボンディングがあり、このフリップチッ
プボンディングには、フラックスを用いたハンダリフロ
ー法が一般的である。
【０００３】
【発明が解決しようとする課題】ところが、ハンダリフ
ロー法では、基板側にハンダダムが必要なため技術面、
コスト面で問題があり、又、フラックスの洗浄工程もコ
ストアップの要因となる。
ロー法では、基板側にハンダダムが必要なため技術面、
コスト面で問題があり、又、フラックスの洗浄工程もコ
ストアップの要因となる。
【０００４】そこで、この発明の目的は、フラックスを
用いることなく接合強度を確保しながらフリップチップ
ボンディングできる半導体装置の実装方法を提供するに
ある。
用いることなく接合強度を確保しながらフリップチップ
ボンディングできる半導体装置の実装方法を提供するに
ある。
【０００５】
【課題を解決するための手段】この発明は、半導体チッ
プに形成したチップ側接続端子と、基板に形成した基板
側接続端子とを電気的に接続するに際し、前記チップ側
接続端子と基板側接続端子との間に、少なくともスズを
含む低融点金属を介在させ、この低融点金属の融点より
も低い温度で、前記半導体チップと基板との間を加圧し
て低融点金属を塑性変形させながら接合するようにした
半導体装置の実装方法をその要旨とするものである。
プに形成したチップ側接続端子と、基板に形成した基板
側接続端子とを電気的に接続するに際し、前記チップ側
接続端子と基板側接続端子との間に、少なくともスズを
含む低融点金属を介在させ、この低融点金属の融点より
も低い温度で、前記半導体チップと基板との間を加圧し
て低融点金属を塑性変形させながら接合するようにした
半導体装置の実装方法をその要旨とするものである。
【０００６】
【作用】チップ側接続端子と基板側接続端子との間に、
少なくともスズを含む低融点金属が介在され、この低融
点金属の融点よりも低い温度で、半導体チップと基板と
の間を加圧して低融点金属が塑性変形されながら接合が
行われる。
少なくともスズを含む低融点金属が介在され、この低融
点金属の融点よりも低い温度で、半導体チップと基板と
の間を加圧して低融点金属が塑性変形されながら接合が
行われる。
【０００７】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。本実施例では、ガラス基板（液晶表
示装置）上に半導体チップを直載するＣＯＧ（Ｃhip Ｏ
n Ｇlass）製品に具体化している。
に従って説明する。本実施例では、ガラス基板（液晶表
示装置）上に半導体チップを直載するＣＯＧ（Ｃhip Ｏ
n Ｇlass）製品に具体化している。
【０００８】図２にはガラス基板１上にＩＣチップ２が
直接ボンディングされた状態を示す。又、図１は、ボン
ディング部分（端子部分）の拡大図である。以下に、こ
のボンディング方法を説明する。
直接ボンディングされた状態を示す。又、図１は、ボン
ディング部分（端子部分）の拡大図である。以下に、こ
のボンディング方法を説明する。
【０００９】まず、図３にはボンディング前のＩＣチッ
プ２の端子部分を示す。ＩＣチップ２の表面（図３では
下面）にはチップ側接続端子としてアルミ電極３が形成
され、その表面はパッシベーション層４にて覆われてい
る。又、アルミ電極３の一部が露出され、この露出部分
において、アルミ電極３上にはクロムやチタンよりなる
バリアメタル５が形成されている。そのバリアメタル５
上には銅バンプ６が配置され、銅バンプ６の表面にはハ
ンダ７が配置されている。このハンダ７としては、Ｐｂ
−６３Ｓｎ（共晶ハンダ）が用いられており、このハン
ダの融点は１８３℃である。このチップ側電極は、バリ
アメタル５を蒸着後、銅及びハンダの連続メッキを行
い、さらに、不活性雰囲気炉中２５０℃にてリフローす
ることにより電極先端部を半球状としている。
プ２の端子部分を示す。ＩＣチップ２の表面（図３では
下面）にはチップ側接続端子としてアルミ電極３が形成
され、その表面はパッシベーション層４にて覆われてい
る。又、アルミ電極３の一部が露出され、この露出部分
において、アルミ電極３上にはクロムやチタンよりなる
バリアメタル５が形成されている。そのバリアメタル５
上には銅バンプ６が配置され、銅バンプ６の表面にはハ
ンダ７が配置されている。このハンダ７としては、Ｐｂ
−６３Ｓｎ（共晶ハンダ）が用いられており、このハン
ダの融点は１８３℃である。このチップ側電極は、バリ
アメタル５を蒸着後、銅及びハンダの連続メッキを行
い、さらに、不活性雰囲気炉中２５０℃にてリフローす
ることにより電極先端部を半球状としている。
【００１０】一方、ボンディング前のガラス基板１を図
５（平面図）に示すとともに、図４にはボンディング部
分（端子部分）の拡大図（縦断面図）を示す。図５に示
すように、ガラス基板１は、ソーダガラス上に液晶表示
部８と液晶駆動用ＩＣ実装部９とが形成されている。そ
して、ＩＣ実装部９にはＩＣチップ２のバンプに対応し
たランドと入出力配線がパターニングされている。つま
り、図４に示すように、チップ側接続端子としての導電
パターン１０が形成されている。導電パターン１０は三
層構造をなし、ソーダガラス上にＩＴＯ（インジウム・
スズ・オキサイド）層１１とニッケル層１２と金層１３
とが順に積層されている。この積層構造は、ＩＴＯ／Ｎ
ｉ／Ａｕを蒸着，メッキにて形成される。ここで、表面
の金層１３は、配線母材としてのＩＴＯ層１１とニッケ
ル層１２の酸化防止材となっている。
５（平面図）に示すとともに、図４にはボンディング部
分（端子部分）の拡大図（縦断面図）を示す。図５に示
すように、ガラス基板１は、ソーダガラス上に液晶表示
部８と液晶駆動用ＩＣ実装部９とが形成されている。そ
して、ＩＣ実装部９にはＩＣチップ２のバンプに対応し
たランドと入出力配線がパターニングされている。つま
り、図４に示すように、チップ側接続端子としての導電
パターン１０が形成されている。導電パターン１０は三
層構造をなし、ソーダガラス上にＩＴＯ（インジウム・
スズ・オキサイド）層１１とニッケル層１２と金層１３
とが順に積層されている。この積層構造は、ＩＴＯ／Ｎ
ｉ／Ａｕを蒸着，メッキにて形成される。ここで、表面
の金層１３は、配線母材としてのＩＴＯ層１１とニッケ
ル層１２の酸化防止材となっている。
【００１１】そして、ボンディングの際には、ガラス基
板１を所定位置に置き、吸着ヘッドによりＩＣチップ２
をガラス基板１の上方に搬送し、位置合わせを行う。そ
して、ＩＣチップ２をガラス基板１上に載置する。その
後、ダングステン（Ｗ）製の加熱ヘッドにてＩＣチップ
２の裏面（図１，２の上面）から１つのバンプ当たり１
０〜１５０ｇの荷重をかけるとともに、加熱ヘッドの温
度を１２０〜１７０℃にして５〜１０秒間保持する。つ
まり、ハンダ７の融点の１８３℃よりも低い温度で、Ｉ
Ｃチップ２とガラス基板１との間を加圧してハンダ７を
塑性変形させながら接合する。
板１を所定位置に置き、吸着ヘッドによりＩＣチップ２
をガラス基板１の上方に搬送し、位置合わせを行う。そ
して、ＩＣチップ２をガラス基板１上に載置する。その
後、ダングステン（Ｗ）製の加熱ヘッドにてＩＣチップ
２の裏面（図１，２の上面）から１つのバンプ当たり１
０〜１５０ｇの荷重をかけるとともに、加熱ヘッドの温
度を１２０〜１７０℃にして５〜１０秒間保持する。つ
まり、ハンダ７の融点の１８３℃よりも低い温度で、Ｉ
Ｃチップ２とガラス基板１との間を加圧してハンダ７を
塑性変形させながら接合する。
【００１２】このとき、加熱温度がハンダ７の融点以下
なのでハンダ７は溶融していないが十分軟らかくなって
おり、接合部は変形し面接触となっている。又、この加
圧してハンダ７を塑性変形させながら接合させる時にハ
ンダ７の表面が先送りされ、新鮮なハンダが露出されて
接合界面が作られる。そして、導電パターン１０でのＡ
ｕ（金）は接合部近傍のハンダ７中にほぼ拡散してお
り、ニッケルも界面のＳｎ粒子に少量拡散していること
が確認できている。これには、ＥＤＸ分析法による断面
分析を行った。
なのでハンダ７は溶融していないが十分軟らかくなって
おり、接合部は変形し面接触となっている。又、この加
圧してハンダ７を塑性変形させながら接合させる時にハ
ンダ７の表面が先送りされ、新鮮なハンダが露出されて
接合界面が作られる。そして、導電パターン１０でのＡ
ｕ（金）は接合部近傍のハンダ７中にほぼ拡散してお
り、ニッケルも界面のＳｎ粒子に少量拡散していること
が確認できている。これには、ＥＤＸ分析法による断面
分析を行った。
【００１３】この接合の際に、空気中で加熱されている
ためダムが無くても密着面以外のハンダ７は酸化皮膜で
覆われて密着面の外側への濡れ拡がりが抑制される。さ
らに、端子数や端子サイズ（図１のＬで示す）に応じて
加熱ヘッドによる加圧力を調整することにより接続面
積、ハンダバンプ形状を容易に調整することができる。
よって、ノンフラックスでフリップチップの多端子接続
がバラツキなく行える。
ためダムが無くても密着面以外のハンダ７は酸化皮膜で
覆われて密着面の外側への濡れ拡がりが抑制される。さ
らに、端子数や端子サイズ（図１のＬで示す）に応じて
加熱ヘッドによる加圧力を調整することにより接続面
積、ハンダバンプ形状を容易に調整することができる。
よって、ノンフラックスでフリップチップの多端子接続
がバラツキなく行える。
【００１４】尚、局部加熱は、加熱ヘッドによらずに、
レーザをバンプ部分に照射することにより行ってもよ
い。ここで、前述の接合条件について説明すると、加熱
時間（５〜１０秒）は、加熱ヘッドから基板側へ熱伝導
が行われるに十分な時間であり、かつ、生産性を確保す
るための上限の時間である。又、加熱温度の下限の１２
０℃は、図６に示すように、ハンダ７が必要な軟らかさ
が得られる温度とし、加熱温度の上限の１７０℃は、図
７に示すように、必要な接合強度（２ｋｇ／チップ）を
得るための温度とした。即ち、図７において、プロット
点Ｐ４，Ｐ５に示す１８０℃では接合が弱く、プロット
点Ｐ１，Ｐ２，Ｐ３に示す１５０〜１７０℃では接合が
強い。尚、図８に示すように、２００℃以上に加熱した
のでは、ハンダ７が溶融してしまい空気中では濡れ拡が
りはなく、必要な接合強度は得られない。
レーザをバンプ部分に照射することにより行ってもよ
い。ここで、前述の接合条件について説明すると、加熱
時間（５〜１０秒）は、加熱ヘッドから基板側へ熱伝導
が行われるに十分な時間であり、かつ、生産性を確保す
るための上限の時間である。又、加熱温度の下限の１２
０℃は、図６に示すように、ハンダ７が必要な軟らかさ
が得られる温度とし、加熱温度の上限の１７０℃は、図
７に示すように、必要な接合強度（２ｋｇ／チップ）を
得るための温度とした。即ち、図７において、プロット
点Ｐ４，Ｐ５に示す１８０℃では接合が弱く、プロット
点Ｐ１，Ｐ２，Ｐ３に示す１５０〜１７０℃では接合が
強い。尚、図８に示すように、２００℃以上に加熱した
のでは、ハンダ７が溶融してしまい空気中では濡れ拡が
りはなく、必要な接合強度は得られない。
【００１５】引き続き、本実施例では、さらに強固な接
合を得るために第２の工程として次の処理を行ってい
る。つまり、加熱ヘッドにてＩＣチップ２を１８３〜２
５０℃の温度（ハンダ７の融点以上）で、５〜３０秒間
加熱する。この時、ガラス基板１とＩＣチップ２とは加
圧せずに、ＩＣチップ２の自重のみとする。その結果、
前工程にてハンダ７と導電パターン１０（配線材料）と
が密面していた部分（つまり、接続界面）に存在したＡ
ｕ（金）はハンダ７中へ均一に拡散する。よって、Ａｕ
／Ｓｎ界面にＡｕ（金）が残っていることによる強度低
下を回避できる。又、ハンダ７中のＳｎ成分と導電パタ
ーン１０のＮｉ（ニッケル）との合金層が成長する。
合を得るために第２の工程として次の処理を行ってい
る。つまり、加熱ヘッドにてＩＣチップ２を１８３〜２
５０℃の温度（ハンダ７の融点以上）で、５〜３０秒間
加熱する。この時、ガラス基板１とＩＣチップ２とは加
圧せずに、ＩＣチップ２の自重のみとする。その結果、
前工程にてハンダ７と導電パターン１０（配線材料）と
が密面していた部分（つまり、接続界面）に存在したＡ
ｕ（金）はハンダ７中へ均一に拡散する。よって、Ａｕ
／Ｓｎ界面にＡｕ（金）が残っていることによる強度低
下を回避できる。又、ハンダ７中のＳｎ成分と導電パタ
ーン１０のＮｉ（ニッケル）との合金層が成長する。
【００１６】この第２工程では圧力を加えないのでハン
ダ７がつぶれることはない。又、この第２の工程におい
ても局部加熱はレーザをバンプ部分に照射することによ
り行ってもよい。図７において、プロット点Ｐ６は、プ
ロット点Ｐ１での加熱温度１５０℃，４．４ｋｇ荷重で
の処理後に第２の工程としてレーザをバンプ部分に照射
して２３０℃に加熱した場合であり、第２の工程を追加
して行うことにより引っ張り強度の向上が確認できた。
又、第１の工程後、接合部は面状に密着しているので、
第２の工程においては酸化防止のための水素リフローを
行うことなく空気中で行うことができる。
ダ７がつぶれることはない。又、この第２の工程におい
ても局部加熱はレーザをバンプ部分に照射することによ
り行ってもよい。図７において、プロット点Ｐ６は、プ
ロット点Ｐ１での加熱温度１５０℃，４．４ｋｇ荷重で
の処理後に第２の工程としてレーザをバンプ部分に照射
して２３０℃に加熱した場合であり、第２の工程を追加
して行うことにより引っ張り強度の向上が確認できた。
又、第１の工程後、接合部は面状に密着しているので、
第２の工程においては酸化防止のための水素リフローを
行うことなく空気中で行うことができる。
【００１７】このように本実施例では、ＩＣチップ２
（半導体チップ）に形成したアルミ電極３（チップ側接
続端子）と、ガラス基板１に形成した導電パターン１０
（基板側接続端子）とを電気的に接続するに際し、アル
ミ電極３と導電パターン１０との間に、ハンダ７（少な
くともスズを含む低融点金属）を介在させ、このハンダ
７の融点の１８３℃よりも低い１２０〜１７０℃で、Ｉ
Ｃチップ２とガラス基板１との間を加圧してハンダ７を
塑性変形させながら接合するようにした。その結果、フ
ラックスを用いることなく（無フラックス・無洗浄工
程）、接合強度を確保しながらフリップチップボンディ
ングできることとなる。又、高温も必要としない半導体
装置の実装方法となり、ＣＯＧ（Ｃhip Ｏn Ｇlass）製
品には好ましい方法となる。
（半導体チップ）に形成したアルミ電極３（チップ側接
続端子）と、ガラス基板１に形成した導電パターン１０
（基板側接続端子）とを電気的に接続するに際し、アル
ミ電極３と導電パターン１０との間に、ハンダ７（少な
くともスズを含む低融点金属）を介在させ、このハンダ
７の融点の１８３℃よりも低い１２０〜１７０℃で、Ｉ
Ｃチップ２とガラス基板１との間を加圧してハンダ７を
塑性変形させながら接合するようにした。その結果、フ
ラックスを用いることなく（無フラックス・無洗浄工
程）、接合強度を確保しながらフリップチップボンディ
ングできることとなる。又、高温も必要としない半導体
装置の実装方法となり、ＣＯＧ（Ｃhip Ｏn Ｇlass）製
品には好ましい方法となる。
【００１８】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例では２つの工程とした
が、第１の工程のみでも十分な接合強度が得られる。
又、上記実施例では導電パターン１０（配線材）をＡｕ
／Ｎｉ／ＩＴＯとしたが、Ａｕ，Ｎｉ，Ｓｎ，Ａｇ，Ａ
ｇ−Ｐｄ，Ａｇ−Ｐｔ，Ｃｕなどハンダが付くものであ
ればよく、又、ハンダとしてＰｂ−６３Ｓｎ以外の組成
のハンダを使用してもよく、要は、少なくともスズを含
む低融点金属であればよい。
のではなく、例えば、上記実施例では２つの工程とした
が、第１の工程のみでも十分な接合強度が得られる。
又、上記実施例では導電パターン１０（配線材）をＡｕ
／Ｎｉ／ＩＴＯとしたが、Ａｕ，Ｎｉ，Ｓｎ，Ａｇ，Ａ
ｇ−Ｐｄ，Ａｇ−Ｐｔ，Ｃｕなどハンダが付くものであ
ればよく、又、ハンダとしてＰｂ−６３Ｓｎ以外の組成
のハンダを使用してもよく、要は、少なくともスズを含
む低融点金属であればよい。
【００１９】さらに、前記実施例では銅バンプ６（突起
電極）上にハンダ７を設けたが、特に突起電極を設ける
必要はなく、ハンダボールをチップ２と基板１との間に
供給する方法でもよい。
電極）上にハンダ７を設けたが、特に突起電極を設ける
必要はなく、ハンダボールをチップ２と基板１との間に
供給する方法でもよい。
【００２０】さらには、この発明はガラス基板に限るこ
となく、各種の基板を用いた場合にも適用できる。この
場合、液晶表示部を有しない基板に対しては通常のリフ
ロー炉で全体加熱が可能となる。
となく、各種の基板を用いた場合にも適用できる。この
場合、液晶表示部を有しない基板に対しては通常のリフ
ロー炉で全体加熱が可能となる。
【００２１】
【発明の効果】以上詳述したようにこの発明によれば、
フラックスを用いることなく接合強度を確保しながらフ
リップチップボンディングできる優れた効果を発揮す
る。
フラックスを用いることなく接合強度を確保しながらフ
リップチップボンディングできる優れた効果を発揮す
る。
【図１】本実施例のボンディング部分（端子部分）の拡
大図である。
大図である。
【図２】ボンディング後の状態を示す図である。
【図３】ボンディング前のＩＣチップの端子部分を示す
図である。
図である。
【図４】ボンディング前のガラス基板の端子部分を示す
図である。
図である。
【図５】ボンディング前のガラス基板の平面図である。
【図６】ハンダの温度とヤング率との関係を示す図であ
る。
る。
【図７】各種条件での垂直引っ張り強度の測定結果を示
す図である。
す図である。
【図８】温度に対する垂直引っ張り強度の測定結果を示
す図である。
す図である。
【符号の説明】 １ ガラス基板 ２ 半導体チップとしてのＩＣチップ ３ チップ側接続端子としてのアルミ電極 ７ ハンダ １０ 基板側接続端子としての導電パターン
Claims (1)
- 【請求項１】 半導体チップに形成したチップ側接続端
子と、基板に形成した基板側接続端子とを電気的に接続
するに際し、前記チップ側接続端子と基板側接続端子と
の間に、少なくともスズを含む低融点金属を介在させ、
この低融点金属の融点よりも低い温度で、前記半導体チ
ップと基板との間を加圧して低融点金属を塑性変形させ
ながら接合するようにしたことを特徴とする半導体装置
の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26509091A JP3198555B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26509091A JP3198555B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109820A true JPH05109820A (ja) | 1993-04-30 |
| JP3198555B2 JP3198555B2 (ja) | 2001-08-13 |
Family
ID=17412461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26509091A Expired - Fee Related JP3198555B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198555B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283225A (ja) * | 1994-04-07 | 1995-10-27 | Nippondenso Co Ltd | バンプ電極を有する回路基板 |
| US8334594B2 (en) | 2009-10-14 | 2012-12-18 | Advanced Semiconductor Engineering, Inc. | Chip having a metal pillar structure |
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| US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
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| US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
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| JP3198555B2 (ja) | 2001-08-13 |
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