JPH05109005A - 情報記憶装置の書込補償方式 - Google Patents
情報記憶装置の書込補償方式Info
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- JPH05109005A JPH05109005A JP32014991A JP32014991A JPH05109005A JP H05109005 A JPH05109005 A JP H05109005A JP 32014991 A JP32014991 A JP 32014991A JP 32014991 A JP32014991 A JP 32014991A JP H05109005 A JPH05109005 A JP H05109005A
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Abstract
(57)【要約】
【目的】１−７ランレングス符号或いは２−７ランレン
グス符号で表現されたライトデータの書込タイミング
を、読出信号の余弦等化回路またはエレクトリックフィ
ルタによるピークシフトで正しいピークタイミングが得
られるように補正して記録する情報記録装置の書込補償
方式に関し、２Ｔのライトデータについても余弦等化で
正しいピークタイミングが得られるようにする。 【構成】符号化されたライトデータ中の連続する２つの
有意ビットに基づくライト電流の周期が所定のデータビ
ット周期Ｔの２倍である場合に、前後の有意ビットとの
周期が２Ｔ以外の時、ライト電流の発生間隔を前後に広
げるように書込タイミングを補正する。
グス符号で表現されたライトデータの書込タイミング
を、読出信号の余弦等化回路またはエレクトリックフィ
ルタによるピークシフトで正しいピークタイミングが得
られるように補正して記録する情報記録装置の書込補償
方式に関し、２Ｔのライトデータについても余弦等化で
正しいピークタイミングが得られるようにする。 【構成】符号化されたライトデータ中の連続する２つの
有意ビットに基づくライト電流の周期が所定のデータビ
ット周期Ｔの２倍である場合に、前後の有意ビットとの
周期が２Ｔ以外の時、ライト電流の発生間隔を前後に広
げるように書込タイミングを補正する。
Description
【０００１】
【産業上の利用分野】本発明は、１−７ランレングス符
号或いは２−７ランレングス符号で表現されたライトデ
ータの書込タイミングを補正する情報記憶装置の書込補
償方式に関し、特に、読出信号の余弦等化におけるピー
クシフトで正しいピークタイミングが得られるように書
込タイミングを補正して記録する情報記録装置の書込補
償方式に関する。
号或いは２−７ランレングス符号で表現されたライトデ
ータの書込タイミングを補正する情報記憶装置の書込補
償方式に関し、特に、読出信号の余弦等化におけるピー
クシフトで正しいピークタイミングが得られるように書
込タイミングを補正して記録する情報記録装置の書込補
償方式に関する。
【０００２】磁気ディスク装置のディスク媒体に対する
ライトデータの磁気記録にあっては、ライトデータを１
−７ランレングス符号（１ｂｙ７ＲＬＬ）或いは２−７
ランレングス符号（２ｂｙ７ＲＬＬ）に変換し、例えば
ＮＲＺ記録にあっては、最初のライトデータのビット１
の立ち上がりでライト電流をヘッドに流し、次のビット
１の立ち上がりでライト電流を停止する書込動作を繰り
返している。
ライトデータの磁気記録にあっては、ライトデータを１
−７ランレングス符号（１ｂｙ７ＲＬＬ）或いは２−７
ランレングス符号（２ｂｙ７ＲＬＬ）に変換し、例えば
ＮＲＺ記録にあっては、最初のライトデータのビット１
の立ち上がりでライト電流をヘッドに流し、次のビット
１の立ち上がりでライト電流を停止する書込動作を繰り
返している。
【０００３】一方、ヘッドから読出された信号は波形干
渉によるピークシフトを補正するために余弦等化が施さ
れ、磁気反転に同期したピークをもつ信号波形を生成し
た後にディスクサーボ信号から得られたデータクロック
に同期してデータビットを検出し、その後に１−７又は
２−７復号器により復号して読出データを得ている。余
弦等化で得られる信号波形は、その前後に位置する波形
成分により時間軸上でのピークシフトを受けることが知
られており、このピークシフトを受けた結果が正しいピ
ークタイミングとなるように、予め書込側でデータビッ
トのタイミングを進ませたり、遅らせたりする書込み補
償を行う必要がある。
渉によるピークシフトを補正するために余弦等化が施さ
れ、磁気反転に同期したピークをもつ信号波形を生成し
た後にディスクサーボ信号から得られたデータクロック
に同期してデータビットを検出し、その後に１−７又は
２−７復号器により復号して読出データを得ている。余
弦等化で得られる信号波形は、その前後に位置する波形
成分により時間軸上でのピークシフトを受けることが知
られており、このピークシフトを受けた結果が正しいピ
ークタイミングとなるように、予め書込側でデータビッ
トのタイミングを進ませたり、遅らせたりする書込み補
償を行う必要がある。
【０００４】特に、この影響を受ける２Ｔのパターンに
書込み補償が望まれる。現在行われている書込み補償
は、波形干渉によるピークシフトを抑えることが目的
で、余弦等化によって発生するピークシフトを抑える効
果はない。即ち、１−７ランレングス符号の（４／３）
Ｔ、２−７ランレングス符号の（３／２）Ｔに発生する
ピークシフトと、２Ｔに発生するピークシフトは全く別
のものである。
書込み補償が望まれる。現在行われている書込み補償
は、波形干渉によるピークシフトを抑えることが目的
で、余弦等化によって発生するピークシフトを抑える効
果はない。即ち、１−７ランレングス符号の（４／３）
Ｔ、２−７ランレングス符号の（３／２）Ｔに発生する
ピークシフトと、２Ｔに発生するピークシフトは全く別
のものである。
【０００５】
【従来の技術】図２５は従来の書込み補償方式の一例を
示したブロック図である。図２５において、１０は書込
補償回路であり、ライトデータに基づく１−７符号或い
は２−７符号が入力される。書込補償回路１０で書込補
償を受けたライトデータはドライバ１２で例えばＮＲＺ
方式の電流信号に変換され、切替回路１４を介してヘッ
ド１６に供給されディスク媒体に磁気記録される。
示したブロック図である。図２５において、１０は書込
補償回路であり、ライトデータに基づく１−７符号或い
は２−７符号が入力される。書込補償回路１０で書込補
償を受けたライトデータはドライバ１２で例えばＮＲＺ
方式の電流信号に変換され、切替回路１４を介してヘッ
ド１６に供給されディスク媒体に磁気記録される。
【０００６】読出時に切替回路１４はヘッド１６を余弦
等化回路１８に接続している。ヘッド１６により読出さ
れた信号は、余弦等化回路１８で波形干渉によるピーク
シフトを補正するための余弦等化を受け、磁気反転部分
でピーク部分をもつ信号に変換される。余弦等化回路１
８は、ディレイライン２０、減衰器２２及び差動増幅器
２４で構成される。余弦等化回路１８の出力信号はデー
タ検出回路２５に与えられ、サーボヘッドのサーボ信号
から復調されたデータクロックに同期したデータビット
を検出し、最終的に１−７符号又は２−７符号を復号し
てリードデータとする。
等化回路１８に接続している。ヘッド１６により読出さ
れた信号は、余弦等化回路１８で波形干渉によるピーク
シフトを補正するための余弦等化を受け、磁気反転部分
でピーク部分をもつ信号に変換される。余弦等化回路１
８は、ディレイライン２０、減衰器２２及び差動増幅器
２４で構成される。余弦等化回路１８の出力信号はデー
タ検出回路２５に与えられ、サーボヘッドのサーボ信号
から復調されたデータクロックに同期したデータビット
を検出し、最終的に１−７符号又は２−７符号を復号し
てリードデータとする。
【０００７】図２６は、１−７符号に対する従来の書込
み補償を示したもので、連続する２つのデータビット１
の立ち上がり間隔で決まるライト電流の周期が、データ
ビット周期Ｔに対し（４／３）Ｔの場合、ライト電流の
立ち上がり及び立ち下がりに対し１つ前と１つ後のデー
タビット１との周期が（４／３）Ｔ以外のときに、前後
を狭めるようにタイミングを補正した補償ライト電流を
流す。
み補償を示したもので、連続する２つのデータビット１
の立ち上がり間隔で決まるライト電流の周期が、データ
ビット周期Ｔに対し（４／３）Ｔの場合、ライト電流の
立ち上がり及び立ち下がりに対し１つ前と１つ後のデー
タビット１との周期が（４／３）Ｔ以外のときに、前後
を狭めるようにタイミングを補正した補償ライト電流を
流す。
【０００８】図２７は、２−７符号に対する従来の書込
み補償を示したもので、連続する２つのデータビット１
の立ち上がり間隔で決まるライト電流の周期が、データ
ビット周期Ｔに対し（３／２）Ｔの場合、ライト電流の
立ち上がり及び立ち下がりに対し１つ前と１つ後のデー
タビット１との周期が（３／２）Ｔ以外のときに、同じ
く前後を狭めるようにタイミングを補正した補償ライト
電流を流す。
み補償を示したもので、連続する２つのデータビット１
の立ち上がり間隔で決まるライト電流の周期が、データ
ビット周期Ｔに対し（３／２）Ｔの場合、ライト電流の
立ち上がり及び立ち下がりに対し１つ前と１つ後のデー
タビット１との周期が（３／２）Ｔ以外のときに、同じ
く前後を狭めるようにタイミングを補正した補償ライト
電流を流す。
【０００９】このような書込み補償の条件は、１−７符
号については図２８のように定められ、また２−７符号
については図２９のように定められる。例えば図２８の
１−７符号をみると、現在処理対象となっているビット
ｎに対し前後の２ビット目，ｎ±２の関係を見ること
で、補償なし（None) 、進み補償（Early)、及び遅れ補
償（Late) のモードＡ，Ｂ，Ｃ，Ｄが決められる。
号については図２８のように定められ、また２−７符号
については図２９のように定められる。例えば図２８の
１−７符号をみると、現在処理対象となっているビット
ｎに対し前後の２ビット目，ｎ±２の関係を見ること
で、補償なし（None) 、進み補償（Early)、及び遅れ補
償（Late) のモードＡ，Ｂ，Ｃ，Ｄが決められる。
【００１０】例えば、現在ビットｎ＝１（１で有意ビッ
ト、０で無効ビット）に対し、２つ後のビットｎ−２が
有意ビットで、２つ前のビットｎ＋２が無効ビットのと
きはモードＣの進み補償（Early)が選択される。図３０
は図２８の１−７符号のモードＡ〜Ｄにおけるライトデ
ータの補償を示したタイミングチャートである。
ト、０で無効ビット）に対し、２つ後のビットｎ−２が
有意ビットで、２つ前のビットｎ＋２が無効ビットのと
きはモードＣの進み補償（Early)が選択される。図３０
は図２８の１−７符号のモードＡ〜Ｄにおけるライトデ
ータの補償を示したタイミングチャートである。
【００１１】図２８において、モードＡ，Ｂにあって
は、書込み補償は行われず、ライトデータがそのまま補
償ライトデータとして出力される。モードＣでは現在ビ
ットｎを時間軸上で前にシフトする進み補償が施された
補償ライトデータが作り出される。更にモードＤにあっ
ては、現在ビットを時間軸上で後にシフトする遅れ補償
が施された補償ライトデータが作り出される。
は、書込み補償は行われず、ライトデータがそのまま補
償ライトデータとして出力される。モードＣでは現在ビ
ットｎを時間軸上で前にシフトする進み補償が施された
補償ライトデータが作り出される。更にモードＤにあっ
ては、現在ビットを時間軸上で後にシフトする遅れ補償
が施された補償ライトデータが作り出される。
【００１２】このような進み補償或いは遅れ補償を施し
たライトデータによる書込みを行っておくことで、図２
５に示したように、ヘッド１６から読出信号に余弦等化
回路１８で余弦等化を施すと、磁気反転部分で生ずるピ
ーク波形は、余弦等化の際に前後のピーク波形による時
間軸上でのシフトを受け、このピークシフトを受けた結
果が正しいタイミングとなり、正しいビットデータをデ
ータ検出部２６で復調することができる。
たライトデータによる書込みを行っておくことで、図２
５に示したように、ヘッド１６から読出信号に余弦等化
回路１８で余弦等化を施すと、磁気反転部分で生ずるピ
ーク波形は、余弦等化の際に前後のピーク波形による時
間軸上でのシフトを受け、このピークシフトを受けた結
果が正しいタイミングとなり、正しいビットデータをデ
ータ検出部２６で復調することができる。
【００１３】
【課題を解決するための手段】しかしながら、このよう
な従来の書込み補償方式にあっては、ライト電流がデー
タビットの周期の２倍の２Ｔであった場合、ヘッド読出
信号に余弦等化を施すことによって新に発生するピーク
シフトを抑えることができなかった。図３１は「・・・
０００１００１０００・・・」となるビット周期２Ｔを
含むライトデータによる記録結果を読出した時の図２５
の余弦等化回路１８における各部の信号波形を示す。
な従来の書込み補償方式にあっては、ライト電流がデー
タビットの周期の２倍の２Ｔであった場合、ヘッド読出
信号に余弦等化を施すことによって新に発生するピーク
シフトを抑えることができなかった。図３１は「・・・
０００１００１０００・・・」となるビット周期２Ｔを
含むライトデータによる記録結果を読出した時の図２５
の余弦等化回路１８における各部の信号波形を示す。
【００１４】図２５において、入力信号ｖｉはディレイ
ライン２０で遅延τを受けて差動増幅器２４の非反転入
力端子に与えられる。差動増幅器２４の非反転入力端子
の入力インピーダンスは非常に高いため、入力信号ｖｉ
は反射されてディレイライン２０を介して入力端子に再
び戻り、その時の入力波形と合成された信号ｖ２が得ら
れる。
ライン２０で遅延τを受けて差動増幅器２４の非反転入
力端子に与えられる。差動増幅器２４の非反転入力端子
の入力インピーダンスは非常に高いため、入力信号ｖｉ
は反射されてディレイライン２０を介して入力端子に再
び戻り、その時の入力波形と合成された信号ｖ２が得ら
れる。
【００１５】この信号ｖ２は減衰器２２でＫ倍に減衰さ
れて差動増幅器２４の反転入力端子に信号ｖ３として与
えられる。差動増幅器２４は、２つの入力信号の差（ｖ
１−ｖ３）を出力信号ｖｏとする。入力信号ｖｉが２Ｔ
のライトデータビットによる場合、図３１のように余弦
等化回路１８の出力信号ｖｏは、破線で示す本来のピー
ク波形に対し、前のピークは後にシフトし、後のピーク
は前にシフトするというピークシフトを起こし、ライト
データに対応した正しいピークタイミングが得られない
問題があった。
れて差動増幅器２４の反転入力端子に信号ｖ３として与
えられる。差動増幅器２４は、２つの入力信号の差（ｖ
１−ｖ３）を出力信号ｖｏとする。入力信号ｖｉが２Ｔ
のライトデータビットによる場合、図３１のように余弦
等化回路１８の出力信号ｖｏは、破線で示す本来のピー
ク波形に対し、前のピークは後にシフトし、後のピーク
は前にシフトするというピークシフトを起こし、ライト
データに対応した正しいピークタイミングが得られない
問題があった。
【００１６】本発明は、このような従来の問題点に鑑み
てなされたもので、２Ｔのライトデータについても余弦
等化で正しいピークタイミングが得られるようにした情
報記憶装置の書込補償方式を提供することを目的とす
る。
てなされたもので、２Ｔのライトデータについても余弦
等化で正しいピークタイミングが得られるようにした情
報記憶装置の書込補償方式を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、ライトデータを符号化手段２
６で符号化した後に書込補償手段１０で書込タイミング
の進み又は遅延の書込補償を施してヘッド１６により媒
体に磁気記録し、一方、ヘッド１６により媒体から読出
された読出信号を余弦等化手段１８により余弦等化を施
した後にデータ検出手段２５でデータビットを再現し、
最終的に復号手段３０で復号して読出データを出力する
磁気記憶装置の書込補償方式を対象とする。
図である。まず本発明は、ライトデータを符号化手段２
６で符号化した後に書込補償手段１０で書込タイミング
の進み又は遅延の書込補償を施してヘッド１６により媒
体に磁気記録し、一方、ヘッド１６により媒体から読出
された読出信号を余弦等化手段１８により余弦等化を施
した後にデータ検出手段２５でデータビットを再現し、
最終的に復号手段３０で復号して読出データを出力する
磁気記憶装置の書込補償方式を対象とする。
【００１８】また本発明は、余弦等化手段１８の代わり
に同じ波形処理機能を実現するエリクトリックフィルタ
を用いた磁気記憶装置の書込補償方式を対象とする。こ
のような磁気記録装置の書込補償方式として本発明にあ
っては、符号化されたライトデータ中の連続する２つの
有意ビット（ビット１）に基づくライト電流の周期が所
定のデータビット周期Ｔの２倍（２Ｔ）である場合に、
前後の有意ビットとの周期が２Ｔ以外の時、書込補償手
段１０によりライト電流の発生間隔を前後に広げるよう
に書込タイミングを補正することを特徴とする。
に同じ波形処理機能を実現するエリクトリックフィルタ
を用いた磁気記憶装置の書込補償方式を対象とする。こ
のような磁気記録装置の書込補償方式として本発明にあ
っては、符号化されたライトデータ中の連続する２つの
有意ビット（ビット１）に基づくライト電流の周期が所
定のデータビット周期Ｔの２倍（２Ｔ）である場合に、
前後の有意ビットとの周期が２Ｔ以外の時、書込補償手
段１０によりライト電流の発生間隔を前後に広げるよう
に書込タイミングを補正することを特徴とする。
【００１９】これをライトデータビットのレベルで見る
と、書込補償手段１０は、現在処理対象となった符号化
されたデータビットと既に処理した１つ前のデータビッ
トとの周期が２Ｔで、現在処理対象となった符号化され
たデータビットと１つ後のデータビットとの周期が２Ｔ
以外の時、現在処理中のデータビットのタイミングを所
定時間だけ進ませる。
と、書込補償手段１０は、現在処理対象となった符号化
されたデータビットと既に処理した１つ前のデータビッ
トとの周期が２Ｔで、現在処理対象となった符号化され
たデータビットと１つ後のデータビットとの周期が２Ｔ
以外の時、現在処理中のデータビットのタイミングを所
定時間だけ進ませる。
【００２０】また書込補償手段１０は、現在処理対象と
なった符号化されたデータビットと１つ後のデータビッ
トとの周期が２Ｔで、現在処理対象となった符号化され
たデータビットと１つ前のデータビットの周期が２Ｔ以
外の時、現在処理中のデータビットのタイミングを所定
時間だけ遅らせる。また書込補償手段１０は、ＮＲＺ方
式の場合、最初に現われた有意ビットに同期してライト
電流を流し始め、次に得られた有意ビットに同期してラ
イト電流を停止する書込動作を繰り返す。
なった符号化されたデータビットと１つ後のデータビッ
トとの周期が２Ｔで、現在処理対象となった符号化され
たデータビットと１つ前のデータビットの周期が２Ｔ以
外の時、現在処理中のデータビットのタイミングを所定
時間だけ遅らせる。また書込補償手段１０は、ＮＲＺ方
式の場合、最初に現われた有意ビットに同期してライト
電流を流し始め、次に得られた有意ビットに同期してラ
イト電流を停止する書込動作を繰り返す。
【００２１】書込補償手段１０の具体的な構成として
は、符号化手段２６からシリアルデータとして出力され
るライトデータを、所定の周期でシフトさせるシフトレ
ジスタと、このシフトレジスタの中心シフトビットｎを
処理対象となる現在ビットｎとし、前後のビットをｎ±
１，ｎ±２，ｎ±３，ｎ±４，・・・とした場合、現在
ビットｎを入力して所定タイミング進めた進みビット
（Ｅ）Early 、タイミングをそのままとしたビット
（Ｎ）Nominal 及び所定タイミング遅延した遅れビット
（Ｌ）Lateを出力するタイミング制御回路と、シフトレ
ジスタの現在ビットｎに対し２周期以上離れたシフトビ
ットｎ±３，ｎ±４・・・を入力して現在ビットｎと前
後のビットとの周期が２Ｔの時にビットタイミングを補
正するタイミング補正回路とを備えたことを特徴とす
る。
は、符号化手段２６からシリアルデータとして出力され
るライトデータを、所定の周期でシフトさせるシフトレ
ジスタと、このシフトレジスタの中心シフトビットｎを
処理対象となる現在ビットｎとし、前後のビットをｎ±
１，ｎ±２，ｎ±３，ｎ±４，・・・とした場合、現在
ビットｎを入力して所定タイミング進めた進みビット
（Ｅ）Early 、タイミングをそのままとしたビット
（Ｎ）Nominal 及び所定タイミング遅延した遅れビット
（Ｌ）Lateを出力するタイミング制御回路と、シフトレ
ジスタの現在ビットｎに対し２周期以上離れたシフトビ
ットｎ±３，ｎ±４・・・を入力して現在ビットｎと前
後のビットとの周期が２Ｔの時にビットタイミングを補
正するタイミング補正回路とを備えたことを特徴とす
る。
【００２２】より具体的に説明すると、符号化手段２６
を１−７ランレングス符号化手段とした場合、書込補償
手段１０は次のモードＡ〜Ｄの処理を行う。ここで、処
理対象となる現在ビットをｎとし、前後のビットをｎ±
１，ｎ±２，ｎ±３とする。 （Ａ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
を１−７ランレングス符号化手段とした場合、書込補償
手段１０は次のモードＡ〜Ｄの処理を行う。ここで、処
理対象となる現在ビットをｎとし、前後のビットをｎ±
１，ｎ±２，ｎ±３とする。 （Ａ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
【００２３】（Ｂ）前後の３ビット目（ｎ±３）が共に
無効ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。 （Ｄ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 また符号化手段２６を２−７ランレングス符号化手段と
した場合、書込補償手段１０は、次のモードＡ〜Ｄの処
理を行う。 （Ａ）前後の４ビット目（ｎ±４）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
無効ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。 （Ｄ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 また符号化手段２６を２−７ランレングス符号化手段と
した場合、書込補償手段１０は、次のモードＡ〜Ｄの処
理を行う。 （Ａ）前後の４ビット目（ｎ±４）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
【００２４】（Ｂ）前後の４ビット目（ｎ±４）が共に
無効ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前の４ビット目（ｎ＋４）が有意ビットで後の４
ビット目（ｎ−４）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。 （Ｄ）前の４ビット目（ｎ＋４）が無効ビットで後の４
ビット目（ｎ−４）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 更に２Ｔの場合の本発明による書込補償に従来の１−７
符号に対する書込補償を加えた場合には、書込補償手段
１０は、次のモードＡ〜Ｇの処理を行う。 （Ａ）前後の２ビット目（ｎ±２）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
無効ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前の４ビット目（ｎ＋４）が有意ビットで後の４
ビット目（ｎ−４）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。 （Ｄ）前の４ビット目（ｎ＋４）が無効ビットで後の４
ビット目（ｎ−４）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 更に２Ｔの場合の本発明による書込補償に従来の１−７
符号に対する書込補償を加えた場合には、書込補償手段
１０は、次のモードＡ〜Ｇの処理を行う。 （Ａ）前後の２ビット目（ｎ±２）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
【００２５】（Ｂ）前後の３ビット目（ｎ±３）が共に
有意ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前後の３ビット目（ｎ±３）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正しない。 （Ｄ）前の２ビット目（ｎ＋２）が無効ビットで後の２
ビット目（ｎ−２）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。
有意ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前後の３ビット目（ｎ±３）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正しない。 （Ｄ）前の２ビット目（ｎ＋２）が無効ビットで後の２
ビット目（ｎ−２）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。
【００２６】（Ｅ）前の３ビット目（ｎ＋３）が有意ビ
ットで後の３ビット目（ｎ−３）が無効ビットの時、現
在ビット（ｎ）を所定タイミングだけ進ませる補正を行
う。 （Ｆ）前の２ビット目（ｎ＋２）が有意ビットで後の２
ビット目（ｎ−２）が無効ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 （Ｇ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 更にまた２Ｔの場合の本発明による書込補償に従来の２
−７符号に対する書込補償を加えた場合には、書込補償
手段１０は、次のモードＡ〜Ｇの処理を行う。 （Ａ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
ットで後の３ビット目（ｎ−３）が無効ビットの時、現
在ビット（ｎ）を所定タイミングだけ進ませる補正を行
う。 （Ｆ）前の２ビット目（ｎ＋２）が有意ビットで後の２
ビット目（ｎ−２）が無効ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 （Ｇ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 更にまた２Ｔの場合の本発明による書込補償に従来の２
−７符号に対する書込補償を加えた場合には、書込補償
手段１０は、次のモードＡ〜Ｇの処理を行う。 （Ａ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正しない。
【００２７】（Ｂ）前後の４ビット目（ｎ±４）が共に
有意ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前後の４ビット目（ｎ±４）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正しない。 （Ｄ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。
有意ビットの時、現在ビット（ｎ）のタイミングは補正
しない。 （Ｃ）前後の４ビット目（ｎ±４）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正しない。 （Ｄ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行う。
【００２８】（Ｅ）前の４ビット目（ｎ＋４）が有意ビ
ットで後の４ビット目（ｎ−４）が無効ビットの時、現
在ビット（ｎ）を所定タイミングだけ進ませる補正を行
う。 （Ｆ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 （Ｇ）前の４ビット目（ｎ＋４）が無効ビットで後の４
ビット目（ｎ−４）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。
ットで後の４ビット目（ｎ−４）が無効ビットの時、現
在ビット（ｎ）を所定タイミングだけ進ませる補正を行
う。 （Ｆ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。 （Ｇ）前の４ビット目（ｎ＋４）が無効ビットで後の４
ビット目（ｎ−４）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う。
【００２９】
【作用】このような構成を備えた本発明による情報書込
装置の書込補償方式によれば、２Ｔのライトデータの書
込みに際し、ライト電流の幅を通常の書込み補償とは逆
に時間軸上で広げるように書込タイミングを補正するた
め、この２Ｔに対する書込補償で読出信号の余弦等化で
生ずるピークシフトがピーク位置を書込データの本来の
正しいタイミングとするピークシフトを起こし、波形干
渉によるピークシフトを抑えた正しいピーク位置をもつ
信号を再生でき、余弦等化された信号のピーク位置デー
タビットの復調を補償し、情報記憶の信頼性を更に向上
できる。
装置の書込補償方式によれば、２Ｔのライトデータの書
込みに際し、ライト電流の幅を通常の書込み補償とは逆
に時間軸上で広げるように書込タイミングを補正するた
め、この２Ｔに対する書込補償で読出信号の余弦等化で
生ずるピークシフトがピーク位置を書込データの本来の
正しいタイミングとするピークシフトを起こし、波形干
渉によるピークシフトを抑えた正しいピーク位置をもつ
信号を再生でき、余弦等化された信号のピーク位置デー
タビットの復調を補償し、情報記憶の信頼性を更に向上
できる。
【００３０】
【実施例】図２は本発明の一実施例を示した実施例構成
図である。図２において、２６は符号器であり、符号器
２６には１−７ランレングス符号または２−７ランレン
グス符号の変換規則が設定されており、ライトデータを
１−７ＲＬＬ符号または２−７ＲＬＬ符号に変換する。
図である。図２において、２６は符号器であり、符号器
２６には１−７ランレングス符号または２−７ランレン
グス符号の変換規則が設定されており、ライトデータを
１−７ＲＬＬ符号または２−７ＲＬＬ符号に変換する。
【００３１】符号器２６で符号化されたライトデータは
書込補償回路１０に与えられる。書込補償回路１０は読
出再生側に設けられた余弦等化回路１８における波形干
渉によるピークシフトを除去するように書込タイミング
を補正する書込補償処理を行なう。本発明の書込補償回
路１０は、特に符号器２６から得られたライトデータの
データビット周期が２Ｔの場合に、その前後のデータビ
ット周期が２Ｔ以外であることを条件に、２つのデータ
ビットの立上がり間隔で決まるライト電流を流す期間を
時間軸上で拡げるように補正する書込補償を施す。この
本発明による書込補償回路１０の詳細は後の説明で明ら
かにされる。
書込補償回路１０に与えられる。書込補償回路１０は読
出再生側に設けられた余弦等化回路１８における波形干
渉によるピークシフトを除去するように書込タイミング
を補正する書込補償処理を行なう。本発明の書込補償回
路１０は、特に符号器２６から得られたライトデータの
データビット周期が２Ｔの場合に、その前後のデータビ
ット周期が２Ｔ以外であることを条件に、２つのデータ
ビットの立上がり間隔で決まるライト電流を流す期間を
時間軸上で拡げるように補正する書込補償を施す。この
本発明による書込補償回路１０の詳細は後の説明で明ら
かにされる。
【００３２】書込補償回路１０で書込補償を受けたライ
トデータはドライバ１２に与えられ、ドライバ１２はラ
イトデータを例えばＮＲＺに従ったライト電流に変換し
て出力する。即ち、ドライバ１２は書込補償回路１０か
ら得られた先頭のデータビット１でライト電流を流し始
め、次のデータビット１でライト電流を停止し、以下、
データビット１が得られる毎にこのＮＲＺによるライト
電流の出力を繰り返す。ドライバ１２の出力は切替回路
１４を介してヘッド１６に与えられる。
トデータはドライバ１２に与えられ、ドライバ１２はラ
イトデータを例えばＮＲＺに従ったライト電流に変換し
て出力する。即ち、ドライバ１２は書込補償回路１０か
ら得られた先頭のデータビット１でライト電流を流し始
め、次のデータビット１でライト電流を停止し、以下、
データビット１が得られる毎にこのＮＲＺによるライト
電流の出力を繰り返す。ドライバ１２の出力は切替回路
１４を介してヘッド１６に与えられる。
【００３３】切替回路１４はライト動作時にはドライバ
１２の出力をヘッド１６に接続し、一方、リード動作時
にはヘッド１６の出力を余弦等化回路１８に接続する。
ヘッド１６はスピンドルモータにより回転される磁気デ
ィスク媒体に近接してＶＣＭ等によりディスク径方向に
移動自在に設けられており、公知のサーボ機構により目
的トラックにヘッドを移動するシーク動作、シーク動作
終了後の目的トラックにヘッドを追従させるための位置
制御が行なわれる。
１２の出力をヘッド１６に接続し、一方、リード動作時
にはヘッド１６の出力を余弦等化回路１８に接続する。
ヘッド１６はスピンドルモータにより回転される磁気デ
ィスク媒体に近接してＶＣＭ等によりディスク径方向に
移動自在に設けられており、公知のサーボ機構により目
的トラックにヘッドを移動するシーク動作、シーク動作
終了後の目的トラックにヘッドを追従させるための位置
制御が行なわれる。
【００３４】リード時にヘッド１６で読み出された磁気
ディスク媒体からの読出信号は切替回路１４を介して余
弦等化回路１８に与えられる。余弦等化回路１８はヘッ
ド１６からの再生信号の波形干渉によるピークシフトを
抑えるために入力信号Ｖｉに対し余弦等化を施す。即
ち、余弦等化回路１８は遅延時間τを備えたディレイラ
イン２０，減衰器２２及び差動増幅器２４で構成され
る。余弦等化器の出力信号ｖｏはデータ検出器２５に与
えられる。データ検出器２５は余弦等化回路１８の出力
信号のピーク部分に対応してデータビットを再現する。
ディスク媒体からの読出信号は切替回路１４を介して余
弦等化回路１８に与えられる。余弦等化回路１８はヘッ
ド１６からの再生信号の波形干渉によるピークシフトを
抑えるために入力信号Ｖｉに対し余弦等化を施す。即
ち、余弦等化回路１８は遅延時間τを備えたディレイラ
イン２０，減衰器２２及び差動増幅器２４で構成され
る。余弦等化器の出力信号ｖｏはデータ検出器２５に与
えられる。データ検出器２５は余弦等化回路１８の出力
信号のピーク部分に対応してデータビットを再現する。
【００３５】データ検出器２５には同期信号発生器２８
が組み合わされており、同期信号発生器２８から出力さ
れるデータクロックに同期したデータビットの再生が行
なわれる。同期信号発生器２８はヘッド１６からの読出
信号に含まれる同期信号成分によりＰＬＬを制御してデ
ータクロックを作り出す。データ検出器２５で再生され
たデータビットは復号器３０に与えられ、１−７ランレ
ングス符号については１−７符号逆変換規則に従ってリ
ードデータを復号し、また２−７符号については２−７
逆変換規則に従ってリードデータを復元する。
が組み合わされており、同期信号発生器２８から出力さ
れるデータクロックに同期したデータビットの再生が行
なわれる。同期信号発生器２８はヘッド１６からの読出
信号に含まれる同期信号成分によりＰＬＬを制御してデ
ータクロックを作り出す。データ検出器２５で再生され
たデータビットは復号器３０に与えられ、１−７ランレ
ングス符号については１−７符号逆変換規則に従ってリ
ードデータを復号し、また２−７符号については２−７
逆変換規則に従ってリードデータを復元する。
【００３６】勿論、符号器２６及び復号器３０に対して
は上位装置との間でデータ転送を行なうディスク制御部
が設けられ、ライトデータ及びリードデータの転送制御
を行なっている。図３は１−７ランレングス符号を例に
とって図２の書込補償回路１０の具体的な実施例を示し
た実施例構成図である。
は上位装置との間でデータ転送を行なうディスク制御部
が設けられ、ライトデータ及びリードデータの転送制御
を行なっている。図３は１−７ランレングス符号を例に
とって図２の書込補償回路１０の具体的な実施例を示し
た実施例構成図である。
【００３７】図３において、３２はシフトレジスタであ
り、７つのシフト段を有する。シフトレジスタ３２に対
してはクロックとクロックに同期してシリアル転送され
るライトデータが入力され、ライトデータは７つのシフ
ト段に対し順次ロードとシフトを繰り返す。シフトレジ
スタ３２の７つのシフト段の出力は入力順にｎ＋３，ｎ
＋２，ｎ＋１，ｎ，ｎ−１，ｎ−２，ｎ−３で示され
る。この７つのシフト段のうち、現在、書込補償の処理
対象となるデータビットをｎとし、この現在ビットｎに
対し１データビット周期Ｔ１ｄ、前のデータビットをｎ
＋１、２つ前をｎ＋２、３つ前をｎ＋３とし、更に１デ
ータビット周期Ｔ１ｄ、後をｎ−１、２つ後をｎ−２、
３つ後をｎ−３としている。
り、７つのシフト段を有する。シフトレジスタ３２に対
してはクロックとクロックに同期してシリアル転送され
るライトデータが入力され、ライトデータは７つのシフ
ト段に対し順次ロードとシフトを繰り返す。シフトレジ
スタ３２の７つのシフト段の出力は入力順にｎ＋３，ｎ
＋２，ｎ＋１，ｎ，ｎ−１，ｎ−２，ｎ−３で示され
る。この７つのシフト段のうち、現在、書込補償の処理
対象となるデータビットをｎとし、この現在ビットｎに
対し１データビット周期Ｔ１ｄ、前のデータビットをｎ
＋１、２つ前をｎ＋２、３つ前をｎ＋３とし、更に１デ
ータビット周期Ｔ１ｄ、後をｎ−１、２つ後をｎ−２、
３つ後をｎ−３としている。
【００３８】シフトレジスタ３２から出力されるビット
ｎはタイミング制御回路３４に出力され、ビットｎのタ
イミングをそのまま出力したノミナル出力Ｎ、ビットｎ
を時間軸上でビットｎ−１に向かって時間シフトしたア
ーリー出力Ｅ、即ち時間的にタイミングを早めたアーリ
ー出力Ｅ、更にビットｎをビットｎ＋１に向かって時間
シフトしたレイト出力Ｌ、即ちビットｎを遅らせたレイ
ト出力Ｌを生ずる。
ｎはタイミング制御回路３４に出力され、ビットｎのタ
イミングをそのまま出力したノミナル出力Ｎ、ビットｎ
を時間軸上でビットｎ−１に向かって時間シフトしたア
ーリー出力Ｅ、即ち時間的にタイミングを早めたアーリ
ー出力Ｅ、更にビットｎをビットｎ＋１に向かって時間
シフトしたレイト出力Ｌ、即ちビットｎを遅らせたレイ
ト出力Ｌを生ずる。
【００３９】ビットｎのタイミングを維持したノミナル
出力Ｎに対するアーリー出力Ｅ及びレイト出力Ｌの時間
軸上でのシフト量は、例えばデータクロックの立上がり
期間の１５％〜２０％の時間が設定されるが、実際に余
弦等化で生ずるピークシフトの量に応じて最適に調整さ
れる。３６はタイミング補正回路であり、シフトレジス
タ３２のビット出力ｎ＋３，ｎ−３及びタイミング制御
回路３４の３つの出力Ｅ，Ｎ，Ｌが入力される。このタ
イミング補正回路３６はシフトレジスタ３２からのビッ
トｎ＋３，ｎ−３の２ビットパターンに基づきタイミン
グ補正回路３４からのアーリー出力Ｅ，ノミナル出力Ｎ
及びレイト出力Ｌのいずれか１つを選択して補償ライト
データとして出力する。
出力Ｎに対するアーリー出力Ｅ及びレイト出力Ｌの時間
軸上でのシフト量は、例えばデータクロックの立上がり
期間の１５％〜２０％の時間が設定されるが、実際に余
弦等化で生ずるピークシフトの量に応じて最適に調整さ
れる。３６はタイミング補正回路であり、シフトレジス
タ３２のビット出力ｎ＋３，ｎ−３及びタイミング制御
回路３４の３つの出力Ｅ，Ｎ，Ｌが入力される。このタ
イミング補正回路３６はシフトレジスタ３２からのビッ
トｎ＋３，ｎ−３の２ビットパターンに基づきタイミン
グ補正回路３４からのアーリー出力Ｅ，ノミナル出力Ｎ
及びレイト出力Ｌのいずれか１つを選択して補償ライト
データとして出力する。
【００４０】この図３に示した実施例で実現される１−
７符号に対する書込補償の規則は図５に示すようにな
る。図５の規則は図１の原理図（ｂ）の書込補償に示し
たように、補償前のライトデータの連続する２つのデー
タビット１の周期が２Ｔであった場合に、前後のデータ
ビット１の周期が２Ｔ以外のときに２つのライトデータ
の立上がりを時間軸上で拡げるように補正した補償ライ
トデータを作り出し、補償前のライトデータによるライ
ト電流に対し時間的にライト電流を流す期間を拡げるこ
とになる。
７符号に対する書込補償の規則は図５に示すようにな
る。図５の規則は図１の原理図（ｂ）の書込補償に示し
たように、補償前のライトデータの連続する２つのデー
タビット１の周期が２Ｔであった場合に、前後のデータ
ビット１の周期が２Ｔ以外のときに２つのライトデータ
の立上がりを時間軸上で拡げるように補正した補償ライ
トデータを作り出し、補償前のライトデータによるライ
ト電流に対し時間的にライト電流を流す期間を拡げるこ
とになる。
【００４１】図３のタイミング補正回路３６は、図４に
示す具体的な回路構成を備える。図４は図５の書込補償
規則に示すビットｎ−３とビットｎ＋３の２ビットパタ
ーンに従ったアーリー出力Ｅ，ノミナル出力Ｎ及びレイ
ト出力Ｌの選択回路を構成する。即ち、図４のタイミン
グ補正回路３６は図５のモードＡのビットパターン「１
１」でノミナル出力Ｎを選択するＡＮＤ回路３８、図５
のモードＢのビットパターン「００」でノミナル出力Ｎ
を選択するＡＮＤ回路４０、図５のモードＣのビットパ
ターン「０１」でアーリー出力Ｅを選択するＡＮＤ回路
４４、及び図５のモードＤのビットパターン「１０」で
レイト出力Ｌを選択するＡＮＤ回路４６を備える。
示す具体的な回路構成を備える。図４は図５の書込補償
規則に示すビットｎ−３とビットｎ＋３の２ビットパタ
ーンに従ったアーリー出力Ｅ，ノミナル出力Ｎ及びレイ
ト出力Ｌの選択回路を構成する。即ち、図４のタイミン
グ補正回路３６は図５のモードＡのビットパターン「１
１」でノミナル出力Ｎを選択するＡＮＤ回路３８、図５
のモードＢのビットパターン「００」でノミナル出力Ｎ
を選択するＡＮＤ回路４０、図５のモードＣのビットパ
ターン「０１」でアーリー出力Ｅを選択するＡＮＤ回路
４４、及び図５のモードＤのビットパターン「１０」で
レイト出力Ｌを選択するＡＮＤ回路４６を備える。
【００４２】ノミナル出力Ｎを選択するＡＮＤ回路３
８，４０の出力はＯＲ回路４２で取りまとめられ、ＯＲ
回路５２に出力される。また、アーリー出力Ｅを選択す
るＡＮＤ回路４４及びレイト出力Ｌを選択するＡＮＤ回
路４６の出力はドライバ４８，５０を介してＯＲ回路５
２に入力される。ＯＲ回路５２の出力が最終的な書込補
償を受けた補償ライトデータを出力する。
８，４０の出力はＯＲ回路４２で取りまとめられ、ＯＲ
回路５２に出力される。また、アーリー出力Ｅを選択す
るＡＮＤ回路４４及びレイト出力Ｌを選択するＡＮＤ回
路４６の出力はドライバ４８，５０を介してＯＲ回路５
２に入力される。ＯＲ回路５２の出力が最終的な書込補
償を受けた補償ライトデータを出力する。
【００４３】図６は図５の書込補償規則に従って図３及
び図４の実施例で行なわれる書込補償動作を示したタイ
ミングチャートである。図６において、ビットｎ−３と
ｎ＋３が１になるモードＡにあっては、ノミナル出力Ｎ
の選択であることから処理対象となっているビットｎの
タイミングは補正されず、そのまま補償ライトデータと
して出力される。この点はビットｎ−３，ｎ＋３が０と
なるモードＢについても同様である。
び図４の実施例で行なわれる書込補償動作を示したタイ
ミングチャートである。図６において、ビットｎ−３と
ｎ＋３が１になるモードＡにあっては、ノミナル出力Ｎ
の選択であることから処理対象となっているビットｎの
タイミングは補正されず、そのまま補償ライトデータと
して出力される。この点はビットｎ−３，ｎ＋３が０と
なるモードＢについても同様である。
【００４４】一方、ｎ＋３が１，ｎ−３が０となるモー
ドＣにあっては、ビットｎは時間軸上でビットｎ−１側
に向かって早めるようにする補正を受ける。更に、ビッ
トｎ−３が１，ｎ＋３が０となるモードＤにあっては、
ビットｎは逆に時間軸上でｎ＋１側にシフトされる補
正、即ち時間的に遅らされる補正を受ける。
ドＣにあっては、ビットｎは時間軸上でビットｎ−１側
に向かって早めるようにする補正を受ける。更に、ビッ
トｎ−３が１，ｎ＋３が０となるモードＤにあっては、
ビットｎは逆に時間軸上でｎ＋１側にシフトされる補
正、即ち時間的に遅らされる補正を受ける。
【００４５】この図６に示すモードＡ〜Ｄの書込補償に
より、例えば「・・・０００１００１０００・・・」と
なるライトデータについては、２つのデータビット１の
周期が２Ｔでその前後のデータビット１の周期が２Ｔで
ないことから、モードＣ及びモードＤに従った書込補償
が施され、２つのデータビット１の立上がりタイミング
を時間軸上で前後に拡げるようにタイミング補正が行わ
れる。
より、例えば「・・・０００１００１０００・・・」と
なるライトデータについては、２つのデータビット１の
周期が２Ｔでその前後のデータビット１の周期が２Ｔで
ないことから、モードＣ及びモードＤに従った書込補償
が施され、２つのデータビット１の立上がりタイミング
を時間軸上で前後に拡げるようにタイミング補正が行わ
れる。
【００４６】図７は２Ｔのライト電流が本発明に従って
書込補償した後に読み出して余弦等化を施したときの各
部の信号波形を示した説明図である。図７において、
（ａ）のライト電流は本発明による書込補償を行なう前
のデータビットにより作り出されるライト電流を参考と
して示している。この図７（ａ）のライト電流に対し本
発明の書込補償により、図７（ｂ）に示すように時間軸
上で拡げたタイミングをもつ補償ライト電流が得られ、
この補償ライト電流をヘッド１６に流して磁気ディスク
媒体に対する記録を行なう。
書込補償した後に読み出して余弦等化を施したときの各
部の信号波形を示した説明図である。図７において、
（ａ）のライト電流は本発明による書込補償を行なう前
のデータビットにより作り出されるライト電流を参考と
して示している。この図７（ａ）のライト電流に対し本
発明の書込補償により、図７（ｂ）に示すように時間軸
上で拡げたタイミングをもつ補償ライト電流が得られ、
この補償ライト電流をヘッド１６に流して磁気ディスク
媒体に対する記録を行なう。
【００４７】図７（ｂ）の補償ライト電流で書込みを受
けた磁気ディスク媒体からの読出信号は、図２の余弦等
化回路１８に入力され、ディレイライン２０を介して図
７（ｃ）に示す入力信号ｖ１を差動増幅器２４の非反転
入力端子に与える。一方、差動増幅器２４の反転入力端
子に対しては、非反転入力端子の入力信号ｖ１が高イン
ピーダンスにより反射してディレイライン２０を逆方向
に戻り、その時点の入力信号との合成により信号ｖ２を
作り出し、この信号ｖ２を減衰器２２でＫ倍（但し、Ｋ
＜１）した信号として信号ｖ３を得るもので、信号ｖ３
は図７（ｄ）に示すようになる。
けた磁気ディスク媒体からの読出信号は、図２の余弦等
化回路１８に入力され、ディレイライン２０を介して図
７（ｃ）に示す入力信号ｖ１を差動増幅器２４の非反転
入力端子に与える。一方、差動増幅器２４の反転入力端
子に対しては、非反転入力端子の入力信号ｖ１が高イン
ピーダンスにより反射してディレイライン２０を逆方向
に戻り、その時点の入力信号との合成により信号ｖ２を
作り出し、この信号ｖ２を減衰器２２でＫ倍（但し、Ｋ
＜１）した信号として信号ｖ３を得るもので、信号ｖ３
は図７（ｄ）に示すようになる。
【００４８】そして、最終的に差動増幅器２４からの出
力信号ｖｏは２つの入力信号ｖ１とｖ３よりｖｏ＝ｖ１
−ｖ３として図７（ｅ）に示す信号が得られ、出力信号
ｖｏのピーク位置は図７（ｂ）に示す補償ライト電流に
より図７（ａ）の補償前のライト電流の立上がりと立下
がりに一致した正しい本来のピーク位置をもった状態に
波形等化される。
力信号ｖｏは２つの入力信号ｖ１とｖ３よりｖｏ＝ｖ１
−ｖ３として図７（ｅ）に示す信号が得られ、出力信号
ｖｏのピーク位置は図７（ｂ）に示す補償ライト電流に
より図７（ａ）の補償前のライト電流の立上がりと立下
がりに一致した正しい本来のピーク位置をもった状態に
波形等化される。
【００４９】図８は図２の実施例について２−７ランレ
ングス符号を適用した場合の書込補償回路１０の具体的
な実施例構成図である。図８において、５４はシフトレ
ジスタであり、図３のシフトレジスタ３２に更に前後に
１つずつシフト段を加えた合計９段のシフトレジスタで
あり、シフトレジスタの出力は新たにビットｎ＋４及び
ビットｎ−４が加わっている。
ングス符号を適用した場合の書込補償回路１０の具体的
な実施例構成図である。図８において、５４はシフトレ
ジスタであり、図３のシフトレジスタ３２に更に前後に
１つずつシフト段を加えた合計９段のシフトレジスタで
あり、シフトレジスタの出力は新たにビットｎ＋４及び
ビットｎ−４が加わっている。
【００５０】タイミング制御回路３４は図３と同じであ
り、現在処理対象となるビットｎに対しアーリー出力
Ｅ，ノミナル出力Ｎ，レイト出力Ｌを生ずる。タイミン
グ補正回路５６は図９に示す回路構成を有する。図９の
回路構成は図１０に示す２−７ランレングス符号の書込
補償規則に従って決められる。図１０の２−７ランレン
グス符号の書込補償規則は、ビットｎ−４とビットｎ＋
４の２ビットパターンによりアーリー出力Ｅ，ノミナル
出力Ｎ及びレイト出力Ｌのいずれか１つを選択する。
り、現在処理対象となるビットｎに対しアーリー出力
Ｅ，ノミナル出力Ｎ，レイト出力Ｌを生ずる。タイミン
グ補正回路５６は図９に示す回路構成を有する。図９の
回路構成は図１０に示す２−７ランレングス符号の書込
補償規則に従って決められる。図１０の２−７ランレン
グス符号の書込補償規則は、ビットｎ−４とビットｎ＋
４の２ビットパターンによりアーリー出力Ｅ，ノミナル
出力Ｎ及びレイト出力Ｌのいずれか１つを選択する。
【００５１】図１０のビットｎ−４，ｎ＋４のモードＡ
〜Ｄにおけるビットパターンは、図５に示した１−７ラ
ンレングス符号の書込補償規則の場合と同じであり、従
って図９のロジック回路も回路構成は図４の場合と同じ
であり、ＡＮＤ回路５８，６０，６４，６６に対するビ
ット入力がビットｎ＋４，ｎ−４となっている点が相違
する。勿論、ＯＲ回路６２，７２及びドライバ６８，７
０も図４の場合と同じである。
〜Ｄにおけるビットパターンは、図５に示した１−７ラ
ンレングス符号の書込補償規則の場合と同じであり、従
って図９のロジック回路も回路構成は図４の場合と同じ
であり、ＡＮＤ回路５８，６０，６４，６６に対するビ
ット入力がビットｎ＋４，ｎ−４となっている点が相違
する。勿論、ＯＲ回路６２，７２及びドライバ６８，７
０も図４の場合と同じである。
【００５２】図１１は１−７ランレングス符号を対象と
して図５に示したデータビットが２Ｔのときの本発明に
よる書込補償規則と図２８に示したデータビット周期が
（４／３）Ｔのときの書込補償規則とを組み合わせた場
合の実施例構成図である。図１１において、シフトレジ
スタ３２及びタイミング補正回路３４は図３の実施例と
同じである。
して図５に示したデータビットが２Ｔのときの本発明に
よる書込補償規則と図２８に示したデータビット周期が
（４／３）Ｔのときの書込補償規則とを組み合わせた場
合の実施例構成図である。図１１において、シフトレジ
スタ３２及びタイミング補正回路３４は図３の実施例と
同じである。
【００５３】タイミング補正回路７４は図１２に示す回
路構成を備える。この図１２の回路構成は、図１３に示
す１−７ランレングス符号の書込補償規則に従って構成
される。図１３の１−７ランレングス符号を対象とした
書込補償規則はモードＡ〜Ｇの７つのモードをもち、ビ
ットｎ±２及びビットｎ±３の４ビットパターンを使用
してノミナル出力Ｎ，アーリー出力Ｅ及びレイト出力Ｌ
のいずれか１つを選択する。即ち、ＡＮＤ回路７６，７
８，８０のそれぞれで図１３のモードＡ，Ｂ，Ｃのいず
れかの２ビットパターンを判別してノミナル出力Ｎを選
択し、ＯＲ回路８２，９６を介して出力する。
路構成を備える。この図１２の回路構成は、図１３に示
す１−７ランレングス符号の書込補償規則に従って構成
される。図１３の１−７ランレングス符号を対象とした
書込補償規則はモードＡ〜Ｇの７つのモードをもち、ビ
ットｎ±２及びビットｎ±３の４ビットパターンを使用
してノミナル出力Ｎ，アーリー出力Ｅ及びレイト出力Ｌ
のいずれか１つを選択する。即ち、ＡＮＤ回路７６，７
８，８０のそれぞれで図１３のモードＡ，Ｂ，Ｃのいず
れかの２ビットパターンを判別してノミナル出力Ｎを選
択し、ＯＲ回路８２，９６を介して出力する。
【００５４】また、ＡＮＤ回路８４，８６で図１３のモ
ードＤ，Ｅのいずれかの２ビットパターンを判別してア
ーリー出力Ｅを選択し、ＯＲ回路８８，９６を介して出
力する。更にＡＮＤ回路９０，９２で図１３のモード
Ｆ，Ｇのいずれかの２ビットパターンを判別してレイト
出力Ｌを選択し、ＯＲ回路９４，９６を介して出力す
る。
ードＤ，Ｅのいずれかの２ビットパターンを判別してア
ーリー出力Ｅを選択し、ＯＲ回路８８，９６を介して出
力する。更にＡＮＤ回路９０，９２で図１３のモード
Ｆ，Ｇのいずれかの２ビットパターンを判別してレイト
出力Ｌを選択し、ＯＲ回路９４，９６を介して出力す
る。
【００５５】図１４は図１３の書込補償規則におけるモ
ードＡ〜Ｃにおけるノミナル出力Ｎの選択を示したもの
で、この場合にはライトデータの処理対象となるビット
ｎはそのまま補償ライトデータとして出力される。図１
５は図１３の書込補償規則におけるモードＤ，Ｅの書込
補償を示したタイミングチャートであり、処理対象とな
るビットｎは時間軸上でｎ−１側にシフトされたタイミ
ングを早められた補償ライトデータとして出力される。
ードＡ〜Ｃにおけるノミナル出力Ｎの選択を示したもの
で、この場合にはライトデータの処理対象となるビット
ｎはそのまま補償ライトデータとして出力される。図１
５は図１３の書込補償規則におけるモードＤ，Ｅの書込
補償を示したタイミングチャートであり、処理対象とな
るビットｎは時間軸上でｎ−１側にシフトされたタイミ
ングを早められた補償ライトデータとして出力される。
【００５６】図１６は図１３の書込補償規則におけるモ
ードＦ，Ｇによるタイミングチャートを示したもので、
この場合にはビットｎはビットｎ＋１側に時間軸上でシ
フトされるタイミング遅れを受けた補償ライトデータと
して出力される。図１７は図１０に示した２−７ランレ
ングス符号でデータビットが２Ｔのときの本発明による
書込補償規則と図２９に示したデータビット周期（３／
２）Ｔのときの書込補償規則を組み合せた書込補償回路
の実施例構成図である。
ードＦ，Ｇによるタイミングチャートを示したもので、
この場合にはビットｎはビットｎ＋１側に時間軸上でシ
フトされるタイミング遅れを受けた補償ライトデータと
して出力される。図１７は図１０に示した２−７ランレ
ングス符号でデータビットが２Ｔのときの本発明による
書込補償規則と図２９に示したデータビット周期（３／
２）Ｔのときの書込補償規則を組み合せた書込補償回路
の実施例構成図である。
【００５７】図１７において、シフトレジスタ５４は図
８と同じであり、またタイミング制御回路３４も図８と
同じである。タイミング補正回路９８は図１８に示す回
路構成を有する。図１８の回路構成は図１９に示すビッ
トｎ，ｎ±１，ｎ±２，ｎ±３，ｎ±４に対する補償内
容を示したモードＡ〜Ｇに従って構成される。即ち、図
１８は図１９におけるビットｎ±３とｎ±４で定まる４
ビットパターンによりノミナル出力Ｎ，アーリー出力Ｅ
及びレイト出力Ｌのいずれか１つを選択する。
８と同じであり、またタイミング制御回路３４も図８と
同じである。タイミング補正回路９８は図１８に示す回
路構成を有する。図１８の回路構成は図１９に示すビッ
トｎ，ｎ±１，ｎ±２，ｎ±３，ｎ±４に対する補償内
容を示したモードＡ〜Ｇに従って構成される。即ち、図
１８は図１９におけるビットｎ±３とｎ±４で定まる４
ビットパターンによりノミナル出力Ｎ，アーリー出力Ｅ
及びレイト出力Ｌのいずれか１つを選択する。
【００５８】即ち図１８において、ＡＮＤ回路１００，
１０２，１０４が図１９のモードＡ，Ｂ，Ｃのノミナル
出力を選択する。ＡＮＤ回路１０８，１１０は図１９の
モードＤ，Ｅに従ってアーリー出力Ｅを選択する。ＡＮ
Ｄ回路１１４，１１６は図１９のモードＦ，Ｇに従って
レイト出力Ｌを出力する。これらの出力はＯＲ回路１０
６，１１２，１１８，１２０を介して補償ライトデータ
として出力する。
１０２，１０４が図１９のモードＡ，Ｂ，Ｃのノミナル
出力を選択する。ＡＮＤ回路１０８，１１０は図１９の
モードＤ，Ｅに従ってアーリー出力Ｅを選択する。ＡＮ
Ｄ回路１１４，１１６は図１９のモードＦ，Ｇに従って
レイト出力Ｌを出力する。これらの出力はＯＲ回路１０
６，１１２，１１８，１２０を介して補償ライトデータ
として出力する。
【００５９】図２０は本発明の他の実施例を示した実施
例構成図である。図２０の実施例にあっては、図２の実
施例の余弦等化回路１８の代わりにエレクトリックフィ
ルタ１２２を用いたことを特徴とする。尚、エレクトリ
ックフィルタ１２２以外の構成は図２の実施例と同じで
ある。図２１は図２０のエレクトリックフィルタ１２２
の実施例構成図である。
例構成図である。図２０の実施例にあっては、図２の実
施例の余弦等化回路１８の代わりにエレクトリックフィ
ルタ１２２を用いたことを特徴とする。尚、エレクトリ
ックフィルタ１２２以外の構成は図２の実施例と同じで
ある。図２１は図２０のエレクトリックフィルタ１２２
の実施例構成図である。
【００６０】図２１において、エレクトリックフィルタ
１２２は、２次ローパスフィルタ（２次ＬＰＦ）１２
４、２次ハイパスフィルタ（２次ＨＰＦ）１２６、減衰
器１２８、加算器１３０、２次ローパスフィルタ１３
２，１３４及び１次ローパスフィルタ（１次ＬＰＦ）１
３６で構成される。即ち、２次となる１つのＨＰＦと合
計で７次となる４つのＬＰＦを組み合せたものである。
１２２は、２次ローパスフィルタ（２次ＬＰＦ）１２
４、２次ハイパスフィルタ（２次ＨＰＦ）１２６、減衰
器１２８、加算器１３０、２次ローパスフィルタ１３
２，１３４及び１次ローパスフィルタ（１次ＬＰＦ）１
３６で構成される。即ち、２次となる１つのＨＰＦと合
計で７次となる４つのＬＰＦを組み合せたものである。
【００６１】ここで各フィルタの伝達関数は次のように
なる。 ２次ＬＰＦ１２４＝ａ0 ／（Ｓ2 ＋ａ1 Ｓ＋ａ0 ） ２次ＨＰＦ１２６＝Ｓ2 ／（Ｓ2 ＋ａ1 Ｓ＋ａ0 ） ２次ＬＰＦ１３２＝ｂ0 ／（Ｓ2 ＋ｂ1 Ｓ＋ａ0 ） ２次ＬＰＦ１３４＝ｃ0 ／（Ｓ2 ＋ｃ1 Ｓ＋ａ0 ） １次ＬＰＦ１３６＝ｄ0 ／（Ｓ＋ｄ0 ） 但し、Ｓ＝ｊΩ＝ｊω／ωc 従って、エレクトリックフィルタ１２２の伝達関数Ａ
は、 Ａ＝ＶOUT ／ＶIN ＝｛ａ0 ｂ0 ｃ0 ｄ0 （１−ＧＳ）｝／｛（Ｓ2 ＋ａ1 Ｓ＋ａ0 ） （Ｓ2 ＋ｂ1 Ｓ＋ａ0 ）（Ｓ2 ＋ｃ1 Ｓ＋ａ0 ）（Ｓ＋ｄ0 ）｝ となり、図２の余弦等化回路１８と同様に高域強調の周
波数特性をもつことによってパルススリミングが可能と
なり、波形干渉によるピークシフトを抑えることができ
る。
なる。 ２次ＬＰＦ１２４＝ａ0 ／（Ｓ2 ＋ａ1 Ｓ＋ａ0 ） ２次ＨＰＦ１２６＝Ｓ2 ／（Ｓ2 ＋ａ1 Ｓ＋ａ0 ） ２次ＬＰＦ１３２＝ｂ0 ／（Ｓ2 ＋ｂ1 Ｓ＋ａ0 ） ２次ＬＰＦ１３４＝ｃ0 ／（Ｓ2 ＋ｃ1 Ｓ＋ａ0 ） １次ＬＰＦ１３６＝ｄ0 ／（Ｓ＋ｄ0 ） 但し、Ｓ＝ｊΩ＝ｊω／ωc 従って、エレクトリックフィルタ１２２の伝達関数Ａ
は、 Ａ＝ＶOUT ／ＶIN ＝｛ａ0 ｂ0 ｃ0 ｄ0 （１−ＧＳ）｝／｛（Ｓ2 ＋ａ1 Ｓ＋ａ0 ） （Ｓ2 ＋ｂ1 Ｓ＋ａ0 ）（Ｓ2 ＋ｃ1 Ｓ＋ａ0 ）（Ｓ＋ｄ0 ）｝ となり、図２の余弦等化回路１８と同様に高域強調の周
波数特性をもつことによってパルススリミングが可能と
なり、波形干渉によるピークシフトを抑えることができ
る。
【００６２】またエレクトリックフィルタ１２２は余弦
等化回路に対し次の点で有利である。 ディレイラインを必要としない。 リードデータまでの信号処理を差動回路で行うことが
できる。 余弦等化回路で最適な等化を行う場合には、ディレイ
ラインを複数個必要とするが、１つのエレクトリックフ
ィルタで最適な等化を行うことができる。
等化回路に対し次の点で有利である。 ディレイラインを必要としない。 リードデータまでの信号処理を差動回路で行うことが
できる。 余弦等化回路で最適な等化を行う場合には、ディレイ
ラインを複数個必要とするが、１つのエレクトリックフ
ィルタで最適な等化を行うことができる。
【００６３】図２２は本発明で使用するエレクトリック
フィルタ１２２の具体的な特性の一例を余弦等化回路と
の特性と対比して示す。図２２において、特性Ａは余弦
等化回路によるものであり、遅延時間ＤＬ＝２５ｎＳ、
減衰率Ｋ＝０．６、カットオフ周波数Ｆｃ＝１８．０Ｍ
Ｈｚとした場合である。また特性Ｂはエレクトリックフ
ィルタ１２２によるものであり、カットオフ周波数Ｆｃ
＝１１．０９ＭＨｚ、Ｂｏｏｓｔ＝１０．７５ｄＢとし
た場合である。尚、Ｂｏｏｓｔ＝０ｄＢの場合の特性Ｂ
0 を参考に示す。
フィルタ１２２の具体的な特性の一例を余弦等化回路と
の特性と対比して示す。図２２において、特性Ａは余弦
等化回路によるものであり、遅延時間ＤＬ＝２５ｎＳ、
減衰率Ｋ＝０．６、カットオフ周波数Ｆｃ＝１８．０Ｍ
Ｈｚとした場合である。また特性Ｂはエレクトリックフ
ィルタ１２２によるものであり、カットオフ周波数Ｆｃ
＝１１．０９ＭＨｚ、Ｂｏｏｓｔ＝１０．７５ｄＢとし
た場合である。尚、Ｂｏｏｓｔ＝０ｄＢの場合の特性Ｂ
0 を参考に示す。
【００６４】ここでエレクトリックフィルタ１２２の高
域強調特性を決めるＢｏｏｓｔの定義は、図２３に示す
ように、Ｂｏｏｓｔ＝０ｄＢのときの特性Ｂ0 におい
て、ゲインが３ｄＢダウンしたカットオフ周波数ｆｃの
ａ点から特性Ｂのｂ点がどれくらいゲインアップしたか
を示している。更に図２４に本発明で使用するエレクト
リックフィルタ１２２の他の具体的な特性の一例を余弦
等化回路１８との特性と比較して示す。
域強調特性を決めるＢｏｏｓｔの定義は、図２３に示す
ように、Ｂｏｏｓｔ＝０ｄＢのときの特性Ｂ0 におい
て、ゲインが３ｄＢダウンしたカットオフ周波数ｆｃの
ａ点から特性Ｂのｂ点がどれくらいゲインアップしたか
を示している。更に図２４に本発明で使用するエレクト
リックフィルタ１２２の他の具体的な特性の一例を余弦
等化回路１８との特性と比較して示す。
【００６５】図２４において、特性Ａは余弦等化回路に
よるものであり、遅延時間ＤＬ＝４０ｎＳ、減衰率Ｋ＝
０．４、カットオフ周波数Ｆｃ＝１２．６ＭＨｚとした
場合である。また特性Ｂはエレクトリックフィルタ１２
２によるものであり、カットオフ周波数Ｆｃ＝７．４５
ＭＨｚ、Ｂｏｏｓｔ＝７．４５ｄＢとした場合である。
よるものであり、遅延時間ＤＬ＝４０ｎＳ、減衰率Ｋ＝
０．４、カットオフ周波数Ｆｃ＝１２．６ＭＨｚとした
場合である。また特性Ｂはエレクトリックフィルタ１２
２によるものであり、カットオフ周波数Ｆｃ＝７．４５
ＭＨｚ、Ｂｏｏｓｔ＝７．４５ｄＢとした場合である。
【００６６】この図２２及び図２４から明らかなよう
に、エレクトリックフィルタ１２２によっても波形等化
回路と同等な高域強調特性が得られ、エレクトリックフ
ィルタ１２２を備えた図２０の書込補償回路２０に対し
図２の実施例の場合と同様に図３〜図１９に示した書込
補償を適用することで、データビット周期２Ｔの場合に
も、エレクトリックフィルタで発生するピークシフトを
抑えることができる。尚、上記の実施例は１−７ランレ
ングス符号と２−７ランレングス符号を例にとるもので
あったが、本発明はこれに限定されず、適宜のランレン
グス符号につきそのまま適用することができる。
に、エレクトリックフィルタ１２２によっても波形等化
回路と同等な高域強調特性が得られ、エレクトリックフ
ィルタ１２２を備えた図２０の書込補償回路２０に対し
図２の実施例の場合と同様に図３〜図１９に示した書込
補償を適用することで、データビット周期２Ｔの場合に
も、エレクトリックフィルタで発生するピークシフトを
抑えることができる。尚、上記の実施例は１−７ランレ
ングス符号と２−７ランレングス符号を例にとるもので
あったが、本発明はこれに限定されず、適宜のランレン
グス符号につきそのまま適用することができる。
【００６７】
【発明の効果】以上説明してきたように本発明によれ
ば、データビット周期２Ｔの場合にも波形干渉によるピ
ークシフトを抑えるために導入された余弦等化回路又は
エレクトリックフィルタで発生するピークシフトを補正
することができるので、全体的なデータビット周期につ
いてピークシフトを完全に抑えることができ、データ復
調の信頼性を大幅に向上することができる。
ば、データビット周期２Ｔの場合にも波形干渉によるピ
ークシフトを抑えるために導入された余弦等化回路又は
エレクトリックフィルタで発生するピークシフトを補正
することができるので、全体的なデータビット周期につ
いてピークシフトを完全に抑えることができ、データ復
調の信頼性を大幅に向上することができる。
【図１】本発明の原理説明図
【図２】本発明の実施例構成図
【図３】１−７ランレングス符号を対象とした図２の書
込補償回路の実施例構成図
込補償回路の実施例構成図
【図４】図３のタイミング補正回路の実施例構成図
【図５】図３に適用される書込補償規則の説明図
【図６】図５の書込補償規則に従ったモードＡ〜Ｄの書
込補償のタイミングチャート
込補償のタイミングチャート
【図７】図３，４の書込補償による書込内容を読出した
際の余弦等化の信号波形図
際の余弦等化の信号波形図
【図８】２−７ランレングス符号を対象とした図２の書
込補償回路の実施例構成図
込補償回路の実施例構成図
【図９】図８のタイミング補正回路の実施例構成図
【図１０】図９に適用される書込補償規則の説明図
【図１１】１−７ランレングス符号を対象とした本発明
の書込補償と従来の書込補償とを組合せた書込補償回路
の実施例構成図
の書込補償と従来の書込補償とを組合せた書込補償回路
の実施例構成図
【図１２】図１１のタイミング補正回路の実施例構成図
【図１３】図１１に適用される書込補償規則の説明図
【図１４】図１３のモードＡ〜Ｃの書込補償（補償な
し）を示したタイミングチャート
し）を示したタイミングチャート
【図１５】図１３のモードＤ，Ｅの書込補償（早める）
を示したタイミングチャート
を示したタイミングチャート
【図１６】図１３のモードＦ，Ｇの書込補償（遅らせ
る）を示したタイミングチャート
る）を示したタイミングチャート
【図１７】２−７ランレングス符号を対象とした本発明
の書込補償と従来の書込補償とを組合せた書込補償回路
の実施例構成図
の書込補償と従来の書込補償とを組合せた書込補償回路
の実施例構成図
【図１８】図１７のタイミング補正回路の実施例構成図
【図１９】図１７に適用される書込補償規則の説明図
【図２０】本発明の他の実施例を示した実施例構成図
【図２１】図２０のエレクトリックフィルタの実施例構
成図
成図
【図２２】本発明で用いるエレクトリックフィルタの周
波数特性を余弦等化回路と対比して示した特性図
波数特性を余弦等化回路と対比して示した特性図
【図２３】図２２の特性におけるＢｏｏｓｔの説明図
【図２４】本発明で用いるエレクトリックフィルタの他
の周波数特性を余弦等化回路と対比して示した特性図
の周波数特性を余弦等化回路と対比して示した特性図
【図２５】従来の書込補償方式のブロック図
【図２６】従来の１−７ランレングス符号の書込補償を
示したタイミングチャート
示したタイミングチャート
【図２７】従来の２−７ランレングス符号の書込補償を
示したタイミングチャート
示したタイミングチャート
【図２８】従来の１−７ランレングス符号におけるデー
タビット周期（４／３）Ｔの時の書込補償規則を示した
説明図
タビット周期（４／３）Ｔの時の書込補償規則を示した
説明図
【図２９】従来の２−７ランレングス符号におけるデー
タビット周期（３／２）Ｔの時の書込補償規則を示した
説明図
タビット周期（３／２）Ｔの時の書込補償規則を示した
説明図
【図３０】図２３の書込補償規則のモードＡ〜Ｄに従っ
た従来の書込補償のタイミングチャート
た従来の書込補償のタイミングチャート
【図３１】従来の１−７ランレングス符号のビット周期
２Ｔで書込まれた信号の読出における余弦等化の各部の
信号波形を示した信号波形図
２Ｔで書込まれた信号の読出における余弦等化の各部の
信号波形を示した信号波形図
【符号の説明】 １０：書込補償手段（書込補償回路） １２：ドライバ １４：切替回路 １６：ヘッド １８：余弦等化手段（余弦等化回路） ２０：ディレイライン ２２：減衰器 ２４：差動増幅器 ２５：データ検出手段 ２６：符号化手段（符号器） ２８：同期信号発生器 ３０：復号手段（復号器） ３２，５４：シフトレジスタ ３４：タイミング制御回路 ３６，５６，７４，９８：タイミング補正回路 ３８，４０，４４，４６，５８，６０，６４，６６，７
６，７８，８０，８４，８６，９０，９２，１００，１
０２，１０４，１０８，１１０，１１４， １１６：ＡＮＤ回路 ４８，５０，６８，７０：バッファ（ドライバ） ４２，５２，６２，７２，８２，８８，９４，９６，１
０６，１１２，１１８， １２０：ＯＲ回路 １２２：エレクトリックフィルタ １２４，１３２，１３４：２次ローパスフィルタ（２次
ＬＰＦ） １２６：２次ハイパスフィルタ（２次ＨＰＦ） １２８：減衰器 １３０：加算器 １３６：１次ローパスフィルタ（１次ＬＰＦ）
６，７８，８０，８４，８６，９０，９２，１００，１
０２，１０４，１０８，１１０，１１４， １１６：ＡＮＤ回路 ４８，５０，６８，７０：バッファ（ドライバ） ４２，５２，６２，７２，８２，８８，９４，９６，１
０６，１１２，１１８， １２０：ＯＲ回路 １２２：エレクトリックフィルタ １２４，１３２，１３４：２次ローパスフィルタ（２次
ＬＰＦ） １２６：２次ハイパスフィルタ（２次ＨＰＦ） １２８：減衰器 １３０：加算器 １３６：１次ローパスフィルタ（１次ＬＰＦ）
Claims (10)
- 【請求項１】ライトデータを符号化手段（26）で符号化
した後に書込補償手段（10）で書込タイミングの進み又
は遅延の書込補償を施してヘッド（16）により媒体に磁
気記録し、一方、ヘッド（16）により媒体から読出され
た読出信号を余弦等化手段（18）により余弦等化を施し
た後にデータ検出手段（25）でデータビットを再現し、
最終的に復号手段（30）で復号して読出データを出力す
る情報記憶装置に於いて、 符号化されたライトデータ中の連続する２つの有意ビッ
トに基づくライト電流の周期が所定のデータビット周期
（Ｔ）の２倍である場合に、前後の有意ビットとの周期
が２Ｔ以外の時、前記書込補償手段（10）によりライト
電流の発生間隔を前後に広げるように書込タイミングを
補正することを特徴とする情報記憶装置の書込補償方
式。 - 【請求項２】ライトデータを符号化手段（26）で符号化
した後に書込補償手段（10）で書込タイミングの進み又
は遅延の書込補償を施してヘッド（16）により媒体に磁
気記録し、一方、ヘッド（16）により媒体から読出され
た読出信号をエレクトリックフィルタ（122 ）による等
化を施した後にデータ検出手段（25）でデータビットを
再現し、最終的に復号手段（30）で復号して読出データ
を出力する情報記憶装置に於いて、 符号化されたライトデータ中の連続する２つの有意ビッ
トに基づくライト電流の周期が所定のデータビット周期
（Ｔ）の２倍である場合に、前後の有意ビットとの周期
が２Ｔ以外の時、前記書込補償手段（10）によりライト
電流の発生間隔を前後に広げるように書込タイミングを
補正することを特徴とする情報記憶装置の書込補償方
式。 - 【請求項３】請求項１，２記載の情報記憶装置の書込補
償方式に於いて、 前記書込補償手段（10）は、現在処理対象となった符号
化されたデータビットと既に処理した１つ前のデータビ
ットとの周期が所定のデータビット周期（Ｔ）の２倍
で、現在処理対象となってた符号化されたデータビット
との１つ後のデータビットの周期が２Ｔ以外の時、現在
処理中のデータビットのタイミングを所定時間だけ進ま
せることを特徴とする情報記憶装置の書込補償方式。 - 【請求項４】請求項１又は請求項２記載の情報記憶装置
の書込補償方式に於いて、 前記書込補償手段（10）は、現在処理対象となった符号
化されたデータビットと１つ後のデータビットとの周期
が所定のデータビット周期（Ｔ）の２倍で、現在処理対
象となってた符号化されたデータビットとの１つ前のデ
ータビットの周期が２Ｔ以外の時、現在処理中のデータ
ビットのタイミングを所定時間だけ遅らせることを特徴
とする情報記憶装置の書込補償方式。 - 【請求項５】請求項３，４記載の情報記憶装置の書込補
償方式に於いて、 前記書込補償手段（10）は、最初に現われた有意ビット
に同期してライト電流を流し始め、次に得られた有意ビ
ットに同期してライト電流を停止する書込動作を繰り返
すことを特徴とする情報記憶装置の書込補償方式。 - 【請求項６】請求項１，２記載の情報記憶装置の書込補
償方式に於いて、 前記書込補償手段（10）は、 前記符号化手段（26）からシリアルデータとして出力さ
れるライトデータを、所定の周期によってシフトさせる
シフトレジスタと、 該シフトレジスタの中心シフトビットを処理対象となる
現在ビットを（ｎ）とし、前後のビットを（ｎ±１，ｎ
±２，ｎ±３，ｎ±４，・・・）とした場合、現在ビッ
ト（ｎ）を入力して所定タイミング進めた進みビット
（Ｅ）Early 、タイミングをそのままとしたビット
（Ｎ）Nominal 及び所定タイミング遅延した遅れビット
（Ｌ）Lateを出力するタイミング制御回路と、 前記シフトレジスタの現在ビット（ｎ）に対し２周期以
上離れたシフトビット（ｎ±３，ｎ±４・・・）を入力
して現在ビット（ｎ）と前後のビットとの周期が２Ｔの
時にビットタイミングを補正するタイミング補正回路と
を備えたことを特徴とする情報記憶装置の書込補償方
式。 - 【請求項７】請求項１，２記載の情報記憶装置の書込補
償方式に於いて、 前記符号化手段（26）は１−７ランレングス符号化手段
であり、 前記書込補償手段（10）は、処理対象となる現在ビット
を（ｎ）とし、前後のビットをｎ±１，ｎ±２，ｎ±３
とした場合、 （Ａ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｂ）前後の３ビット目（ｎ±３）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｃ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行い、 （Ｄ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ遅らせる補正を行う、こと
を特徴とする情報記憶装置の書込補償方式。 - 【請求項８】請求項１，２記載の情報記憶装置の書込補
償方式に於いて、 前記符号化手段（26）は２−７ランレングス符号化手段
であり、 前記書込補償手段（10）は、処理対象となる現在ビット
を（ｎ）とし、前後のビットをｎ±１，ｎ±２，ｎ±
３，ｎ±４とした場合、 （Ａ）前後の４ビット目（ｎ±４）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｂ）前後の４ビット目（ｎ±４）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｃ）前の４ビット目（ｎ＋４）が有意ビットで後の４
ビット目（ｎ−４）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行い、 （Ｄ）前の４ビット目（ｎ＋４）が無効ビットで後の４
ビット目（ｎ−４）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う、こと
を特徴とする情報記憶装置の書込補償方式。 - 【請求項９】請求項１，２記載の情報記憶装置の書込補
償方式に於いて、 前記符号化手段（26）は１−７ランレングス符号化手段
であり、 前記書込補償手段（10）は、処理対象となる現在ビット
を（ｎ）とし、前後のビットをｎ±１，ｎ±２，ｎ±３
とした場合、 （Ａ）前後の２ビット目（ｎ±２）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｂ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｃ）前後の３ビット目（ｎ±３）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｄ）前の２ビット目（ｎ＋２）が無効ビットで後の２
ビット目（ｎ−２）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行い、 （Ｅ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行い、 （Ｆ）前の２ビット目（ｎ＋２）が有意ビットで後の２
ビット目（ｎ−２）が無効ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行い、 （Ｇ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う、こと
を特徴とする情報記憶装置の書込補償方式。 - 【請求項１０】請求項１，２記載の情報記憶装置の書込
補償方式に於いて、 前記符号化手段（26）は２−７ランレングス符号化手段
であり、 前記書込補償手段（10）は、処理対象となる現在ビット
を（ｎ）とし、前後のビットをｎ±１，ｎ±２，ｎ±
３，±４とした場合、 （Ａ）前後の３ビット目（ｎ±３）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｂ）前後の４ビット目（ｎ±４）が共に有意ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｃ）前後の４ビット目（ｎ±４）が共に無効ビットの
時、現在ビット（ｎ）のタイミングは補正なし、 （Ｄ）前の３ビット目（ｎ＋３）が無効ビットで後の３
ビット目（ｎ−３）が有意ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行い、 （Ｅ）前の４ビット目（ｎ＋４）が有意ビットで後の４
ビット目（ｎ−４）が無効ビットの時、現在ビット
（ｎ）を所定タイミングだけ進ませる補正を行い、 （Ｆ）前の３ビット目（ｎ＋３）が有意ビットで後の３
ビット目（ｎ−３）が無効ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行い、 （Ｇ）前の４ビット目（ｎ＋４）が無効ビットで後の４
ビット目（ｎ−４）が有意ビットの時、現在ビット
（ｎ）は所定タイミングだけ遅らせる補正を行う、こと
を特徴とする情報記憶装置の書込補償方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039891 | 1991-01-31 | ||
| JP3-10398 | 1991-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109005A true JPH05109005A (ja) | 1993-04-30 |
| JP2959896B2 JP2959896B2 (ja) | 1999-10-06 |
Family
ID=11749031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32014991A Expired - Lifetime JP2959896B2 (ja) | 1991-01-31 | 1991-12-04 | 情報記憶装置の書込補償方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959896B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1312870A2 (en) | 2001-11-16 | 2003-05-21 | Mitsubishi Denki Kabushiki Kaisha | Heat exchanger and heat exchange ventilator |
-
1991
- 1991-12-04 JP JP32014991A patent/JP2959896B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1312870A2 (en) | 2001-11-16 | 2003-05-21 | Mitsubishi Denki Kabushiki Kaisha | Heat exchanger and heat exchange ventilator |
| US7188665B2 (en) | 2001-11-16 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Heat exchanger and heat exchanger ventilator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959896B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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