JPH05102195A

JPH05102195A - 半導体装置

Info

Publication number: JPH05102195A
Application number: JP25562891A
Authority: JP
Inventors: Nami Yasuoka; 奈美安岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-03
Filing date: 1991-10-03
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】ＩｎＡｌＡｓを電子供給層とする高電子易動
度電界効果トランジスタ（ＨＥＭＴ）のゲート電極の形
成に関し，電気的特性が揃ったかつソース，ドレイン間
抵抗の小さなＨＥＭＴを提供することを目的とする。【構成】Ｉｎ_xＡｌ_1-xＡｓからなる電子供給層
（４）上に設けられたコンタクト層６は，Ｇａ及びＰの
含有量がソース及びドレイン電極９，７が設けられる表
面から電子供給層４の方向に増加するＩｎ_1-xＧａ_xＡ
ｓ_yＰ_1-yからなり，ゲート電極８を設けるための溝１
２を，コンタクト層６を選択的にエッチングして，ゲー
ト電極８ゲート長より長い底辺と，その底辺より長い上
辺とを有する逆台形型の断面形状に形成して構成し，及
び，コンタクト層６と電子供給層４との間にＩｎＰ層を
ストッパ層５として設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置，特に高速信
号処理に適した高電子易動度電界効果トランジスタ（以
下「ＨＥＭＴ」という。）のゲート電極の形成に関す
る。

【０００２】ＩｎＰの混晶を基礎材料として構成するＨ
ＥＭＴは，ＩｎＰが光通信用素子の材料であること，Ｇ
ａＡｓより大きな電子易動度をもつことから，光通信用
素子との集積回路を実現できる高速信号処理素子として
期待されている。

【０００３】しかし，高速動作を実現するためにはソー
スドレイン間の抵抗を低くし，また集積回路への応用に
は特性を安定して製造する必要がある。このため，低い
コンタクト抵抗と短いチャネルを有し，かつゲート電極
を設ける溝を安定して製造できる構造のＨＥＭＴが必要
とされている。

【０００４】

【従来の技術】図４は従来の実施例断面工程図であり，
図４（ｄ）はＨＥＭＴの断面を，図４（ａ）〜（ｃ）は
その製造工程を表している。

【０００５】従来のＨＥＭＴの構造を，図４を参照し
て，製造工程に従い説明する。先ず，図１（ａ）を参照
して，ｎ型ＧａＡｓ基板１上に，チャネルが形成される
べきＩｎＧａＡｓからなるチャネル層２，ＩｎＡｌＡｓ
からなる薄い高純度層３，ｎ型ＩｎＡｌＡｓ層とその上
に堆積した高純度のＩｎＡｌＡｓ層からなる電子供給層
４，及びｎ⁺型のＩｎＧａＡｓからなるコンタクト層６
を順次積層して堆積する。

【０００６】次いで，コンタクト層６上に窒化膜１０を
堆積し，窒化膜にリソグラフィにより窓を明け，そこへ
通常用いられる方法によりソース電極９及びドレイン電
極７を形成する。

【０００７】次いで，窒化膜１０にゲート長の幅のスリ
ット状の開口１１を設ける。次いで，図４（ｂ）を参照
して，窒化膜１０をマスクとして開口１１からコンタク
ト層５を選択的にエッチングして溝１２を形成し，溝１
２の底の開口１１直下の位置に電子供給層４を線状に表
出する。

【０００８】次いで，図４（ｃ）を参照して，窒化膜１
０の開口１１を通してゲート金属を電子供給層４の線状
の表出面の内部に蒸着し線状のゲート電極８を形成す
る。次いで，トランジスタ領域をメサ状に残して，他の
領域をコンタクト層からチャネル層までエッチングによ
り除去する。

【０００９】次いで，図４（ｄ）を参照して，必要に応
じて窒化膜１０を除去し，ＨＥＭＴを製造する。上述し
た従来のＨＥＭＴの製造において，コンタクト層１０を
構成するＩｎＧａＡｓと電子供給層を構成するＩｎＡｌ
Ａｓとの間では，十分な選択比を生ずるエッチャントが
ないので，通常，エッチング深さはエッチング時間によ
り制御される。

【００１０】このため，エッチング深さを数ｎｍの精度
で制御することは難しく，その変動はＨＥＭＴの特性，
とくに相互コンダクタンスの分散を大きくする原因とな
っている。

【００１１】また従来のＨＥＭＴの製造では，窒化膜１
０の開口１１からコンタクト層５をエッチングして溝１
２を形成し，開口１１直下の電子供給層４を線状に表出
する工程において，溝１２の形状はサイドエッチングに
より自然に形成される形状をそのまま用いており，この
とき，溝１２の断面形状は底が略平坦な，Ｕ字型を呈す
る。

【００１２】他方，ゲート電極の下にコンタクト層を残
さないためには，電子供給層を深めに余裕をもたせてエ
ッチングする必要がある。従って，Ｕ字型の溝１２の底
面に幅広い電子供給層が表出し，この電子供給層の両側
に残るコンタクト層間の距離が長くなる，即ちチャネル
長が長くなるのである。このため，ソース，ドレイン間
の抵抗が大きくなる。

【００１３】かかるエッチングにおける不十分な選択比
に起因する不都合を回避するために，コンタクト層にＩ
ｎＰを用いてＩｎＡｌＡｓからなる電子供給層との選択
比を向上する方法が提案された。

【００１４】しかし，ＩｎＰは接触抵抗が大きくソース
電極，ドレイン電極の良好なオーミック接合を作ること
ができない。

【００１５】

【発明が解決しようとする課題】上述のように，ＩｎＡ
ｌＡｓを電子供給層とするＨＥＭＴでは，ＩｎＧａＡｓ
からなるコンタクト層と電子供給層とのエッチング速度
の選択比が不十分であるため，ゲート電極を形成するた
めの溝の深さを精密に制御して形成することができず，
素子の電気特性のばらつきが大きいという問題がある。

【００１６】また，ゲート電極を設置するために等方性
エッチングにより形成された溝はＵ字型をなすため，チ
ャネル長がゲート長以上に無用に長くなり，ソース，ド
レイン間抵抗が大きくなるという欠点もある。

【００１７】他方，ＩｎＰからなるコンタクト層を用い
て大きな選択比を得る方法は，ＩｎＰへのオーミック接
続の接触抵抗が大きいという欠点がある。本発明は，Ｉ
ｎＡｌＡｓを電子供給層とするＨＥＭＴにおいて，ゲー
ト電極を設けるための溝を，エッチング速度の選択比を
利用して精密な形状にエッチングできるようにコンタク
ト層の組成分布を構成することにより，電気的特性が揃
ったかつソース，ドレイン間抵抗の小さなＨＥＭＴを有
する半導体装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】図１は本発明の実施例断
面図であり，図１（ａ）は第一実施例の，図１（ｂ）は
第二実施例のＨＥＭＴの断面を表している。

【００１９】上記課題を解決するために，本発明の第一
の構成は，図１（ａ）を参照して，半導体基板１上に堆
積されたチャネル層２と，該チャネル層２上に堆積され
該チャネル層２に電子を供給するＩｎ_xＡｌ_1-xＡｓか
らなる電子供給層４と，該電子供給層４上に堆積された
コンタクト層６と，該コンタクト層６を選択的にエッチ
ングして形成された溝１２と，該溝１２の底に表出する
該電子供給層４の表出面に設けられ該電子供給層４とシ
ョットキー接続するゲート電極８と，該溝１２の両側の
該コンタクト層６上に設けられ該コンタクト層６とオー
ミック接続するソース電極９及びドレイン電極７とを有
する高電子易動度電界効果トランジスタ（ＨＥＭＴ）を
含む半導体装置において，該コンタクト層６は，Ｇａ及
びＰの含有量が該ソース電極９及び該ドレイン電極７が
設けられる表面から該電子供給層４の方向に増加するＩ
ｎ_1-xＧａ_xＡｓ_yＰ_1-yからなり，該コンタクト層６
の選択的エッチングにより形成された該溝１２は，底辺
が該ゲート電極８の長さ（ゲート長）より長く，上辺が
該底辺より長い逆台形型の断面形状を有することを特徴
として構成され，及び，第二の構成は，図１（ｂ）を参
照して，第一の構成の半導体装置において，該電子供給
層４と該コンタクト層６との間にｎ型のＩｎＰからなる
ストッパ層５が設けられ，該コンタクト層６を構成する
Ｉｎ_1-xＧａ_xＡｓ_yＰ_1-yの組成は，ｘが０．５以上
１以下で，ｙが０．７以上１以下であり，該コンタクト
層６は，Ｇａ及びＰの含有量が該ソース電極９及び該ド
レイン電極７が設けられる表面から該電子供給層４の方
向に増加するＩｎ_1-xＧａ_xＡｓ_yＰ_1-yからなり，該
コンタクト層６の選択的エッチングにより形成された該
溝１２は，底辺が該コンタクト層６と該ストッパ層５と
の界面上にあって該ゲート電極８の長さ（ゲート長）よ
り長く，上辺が該底辺より長い逆台形型の断面形状を有
する溝上部１２ａと，該溝上部１２ａの底辺に表出する
該ストッパ層５を該コンタクト層６をマスクとする選択
的エッチングにより除去して該電子供給層４をその底面
に表出する溝下部１２ｂとからなることを特徴として構
成される。

【００２０】

【作用】図２は，本発明の第一実施例断面工程図であ
り，ＨＥＭＴ製造工程を表している。

【００２１】本発明の第一の構成では，図２を参照し
て，コンタクト層６は，電子供給層に近い部分はＩｎＰ
に富む組成からなり，表面に近い部分はＩｎＧａＡｓに
富む組成からなり，その間では除々に組成が変わってい
る。

【００２２】従って，コンタクト層６の表面に設けられ
たソース電極９及びドレイン電極７は，コンタクト層と
は接触抵抗の低いＩｎＧａＡｓに富む層とオーミック接
続する。このため，低い接触抵抗の電極を形成すること
ができる。

【００２３】一方，ゲート電極８を設けるための溝１２
は，図２（ａ）を参照して，コンタクト層６上に設けら
れた窒化膜１０をマスクとして，窒化膜１０に設けられ
たゲート長の幅を有するスリット状の開口１１を通し
て，コンタクト層６を等方性エッチングして溝状に除去
し形成される。

【００２４】本第一の構成では，この溝１２は２つの部
分に分けて形成される。第一の部分は溝上部１２ａであ
り，ＩｎＧａＡｓのエッチング速度がＩｎＰのエッチン
グ速度よりも大きな等方性エッチングにより，コンタク
ト層６を電子供給層４に近い深さまで除去する。このと
き，コンタクト層６の表面に近い層はＩｎＧａＡｓに富
みエッチング速度が速く，逆に電子供給層に近い層はＩ
ｎＰに富みエッチング速度が遅いことから，溝上部１２
ａの断面形状は，上辺が広く底辺が狭い台形にエッチン
グされるのである。

【００２５】また，溝上部１２ａの底にはエッチング速
度の遅いＩｎＰに富む層があり，この層がエッチングの
ストッパとして作用する。従って，溝上部１２ｂの深さ
は自動的に制御される。このため，溝上部１２ａを形成
するためのエッチング時間は，溝の深さと無関係に独立
して制御することができるから，溝上部１２ａの形状，
例えば底辺の大きさを自由に制御することができ，容易
に精密な制御が可能となる。

【００２６】次いで，溝１２の第二の部分である溝下部
１２ｂを，ＩｎＰのエッチャントを用いて溝上部１２ａ
の底に残るコンタクト層６を除去して形成する。このＩ
ｎＰのエッチャントによっては，ＩｎＧａＡｓに富むコ
ンタクト層及びＩｎＡｌＡｓからなる電子供給層４はエ
ッチングされないから，コンタクト層６のＩｎＧａＡｓ
に富む層をマスクとし電子供給層４をストッパとして，
溝上部１２ａの底に残るコンタクト層６のみがエッチン
グされる。

【００２７】従って，エッチング深さは電子供給層４の
表面で，エッチング幅は溝上部１２ａの底の幅で決定さ
れ，エッチング時間に依存しない。これら電子供給層４
の厚さは精密に堆積することができ，また溝上部１２ａ
の底の幅は上述したように精密に形成することができる
から，溝下部１２ｂは深さ，及び幅とも精密な形状にエ
ッチングされるのである。

【００２８】上述の如く，本発明の第一の構成では，溝
１２は，表面に向けて幅が広がり底に向けて幅が狭くな
る形に形成される。このため，従来のＵ字型の断面形状
の溝と比較して，溝下部１２ｂの幅は精密に形成され
る。さらに，溝下部１２ｂを適当な厚さのものとするこ
とで，従来の溝において生ずる溝の底のゲート電極に近
いコンタクト層が薄くなり電気抵抗が増加するという不
都合を防ぐことができる。

【００２９】ところで，ＨＥＭＴのチャネル長は溝下部
１２ｂの幅に等しいから，この溝下部の幅を精密に形成
することができる本構成においては，チャネルをゲート
長に合わせて短くすることができ，チャネルの抵抗に起
因するソース，ドレイン間の抵抗を低減することができ
るのである。

【００３０】また，既述のごとく，本構成ではソース，
ドレイン電極の接触抵抗は，コンタクト層６の表層にＩ
ｎＧａＡｓに富む層を配することから，十分低くするこ
とができる。

【００３１】従って，本構成により，接触抵抗及びチャ
ネルの抵抗が小さいＨＥＭＴを構成することができる。
さらに，本構成では，電子供給層４とコンタクト層６の
ＩｎＰに富む層との間で大きなエッチング速度の違いが
あり，このため溝１２の深さは精密に定まるから，溝１
２の深さの違いにより発生する素子間の特性の分散を小
さくすることができる。

【００３２】図３は本発明の第二実施例断面工程図であ
り，ＨＥＭＴの製造工程を表している。本発明の第二の
構成では，図３を参照して，コンタクト層６の組成は，
上述の第一の構成と同様に，深さ方向にむけてＩｎＰに
富む様に変化するが，最もＩｎＰに富むＩｎ_1-xＧａ_x
Ａｓ_yＰ_1-y層でも，ｘが０．５以上，ｙが０．７以上
ある。

【００３３】かかる組成では，コンタクト層６のエッチ
ングにおいてＩｎＧａＡｓとの選択比が小さいためスト
ッパとしての機能は有しない。そこで本構成では，コン
タクト層６と電子供給層４との間にＩｎＰからなるスト
ッパ層５を設け，これをストッバとして用いるのであ
る。

【００３４】即ち，図３（ｂ）を参照して，第一の構成
と同様に窒化膜１０の開口１１からコンタクト層６の等
方性エッチングにより溝上部１２ａを形成するとき，本
構成では，溝上部１２ａの底にストッパ層を表出させる
までエッチングを続け，コンタクト層６を溝上部１２ａ
の底に残さない。

【００３５】次いで，溝上部１２ａの底に表出したＩｎ
Ｐからなるストッパ層を，エッチングにより除去して溝
下部１２ｂを形成する。このエッチングはＩｎＰに対し
てコンタクト層６及び電子供給層４の選択比が十分大き
なエッチャントを用いてなされることは勿論である。

【００３６】本構成では，コンタクト層６とストッパ層
５との間で組成が不連続に変化するから，溝上部１２ａ
の底辺の位置が明瞭になり，このため溝１２の形状をよ
り精密に製造することができる。

【００３７】

【実施例】本発明を実施例を参照して詳細に説明する。
第一の実施例は，図１（ａ）に示された構造のＨＥＭＴ
である。

【００３８】かかる構造は以下の様にして形成すること
ができる。先ず，図１（ａ）を参照して，面方位（１０
０）のＩｎＰ基板１上に，例えば厚さ０．０８μｍのア
ンドープのＩｎＧａＡｓをチャネル層２として堆積し，
次いで厚さ０．００２μｍのアンドープのＩｎＡｌＡｓ
を電子易動度の低下を防ぐための高純度層３として堆積
し，次いで厚さ０．０２μｍのｎ型のＩｎＡｌＡｓを電
子供給層４の一部として堆積し，次いで厚さ０．０１μ
ｍの高抵抗ＩｎＡｌＡｓをキャリア供給層４の残りの部
分をなすスペーサとして堆積し，次いで厚さ０．１μｍ
のＩｎ_1-xＧａ_xＡｓ_yＰ_1-yを当初ｘ＝０．００１，
ｙ＝０．０５として表面でｘ＝０．４５，ｙ＝０．０５
となるように除々にｘ及びｙを単調に変化して堆積しコ
ンタクト層６とする。ここで，ｘ及びｙは格子整合する
様に関係づけられる。

【００３９】次いで，窒化膜１０にソース，ドレイン電
極９，７の開口を設け，ソース，ドレイン電極９，７を
形成する。次いで，窒化膜１０のゲートが形成される領
域に，例えば幅０．５μｍのスリット状の開口１１を設
け，コンタクト層６をエッチングして例えば深さ０．１
μｍの溝上部１２ａを形成する。

【００４０】かかるエッチングには，通常化合物半導体
の素子の製造工程で使われるＩｎＧａＡｓのエッチャン
トのうち，ＩｎＰのエッチング速度が小さいもの例えば
Ｈ₃ＰＯ₄，Ｈ₂Ｏ₂及びＨ₂Ｏの混液をを用いること
ができる。

【００４１】溝上部１２ａの深さはエッチング時間によ
らずコンタクト層６の組成構成により定まる。従って，
溝上部１２ａの底辺が所望の幅，例えば０．８μｍにな
るようにエッチング時間を深さとは独立に定めることが
できる。また，溝上部１２ａの形状はコンタクト層６の
組成構成によりなされる。このため，溝上部１２ａの形
状は精密に形成される。

【００４２】次いで，図２（ｂ）を参照して，エッチャ
ントをＩｎＰのエッチャントであってＩｎＧａＡｓ及び
ＩｎＡｌＡｓのエッチング速度が遅いものにかえて，溝
上部１２ａの底に表出するＩｎＰに富むコンタクト層６
を除去し，溝下部１２ｂを形成して溝１２を完成する。

【００４３】次いで，開口１１を通してゲート材料を蒸
着し，セルフアライミントにゲート電極を形成する。次
いで，次の第二実施例として図３（ｅ）にしめす方法と
同様にして，メサを形成し，必要ならば窒化膜を除去し
て図１（ｂ）に示すＨＥＭＴを製造する。

【００４４】第二の実施例は，図１（ｂ）に示された構
造のＨＥＭＴである。第二の実施例の構造のＨＥＭＴは
以下の工程により製造することができる。先ず，図３
（ａ）を参照して，面方位（１００）のＩｎＰ基板１上
に，アンドープのＩｎＧａＡｓをチャネル層２として，
次いでアンドープのＩｎＡｌＡｓを高純度層３として堆
積し，次いでｎ型のＩｎＡｌＡｓを電子供給層４の一部
として，次いで高抵抗ＩｎＡｌＡｓをキャリア供給層４
の残りの部分をなすスペーサとして第一の実施例と同様
にして順次堆積し，次いで厚さ０．０５μｍのｎ型Ｉｎ
Ｐをストッバ層として堆積し，次いでＩｎ_1-xＧａ_xＡ
ｓ_yＰ_1-yを当初ｘ＝０．６，ｙ＝０．７９として表面
でｘ＝０．４７，ｙ＝０となるように除々にｘ及びｙを
単調に変化して堆積しコンタクト層６とする。

【００４５】次いで，第一実施例と同じく窒化膜１０を
設け，コンタクト層６上にソース，ドレイン電極９，７
を形成したのち，図３（ｂ）を参照して，開口１１を設
ける。

【００４６】次いで，図３（ｂ）を参照して，コンタク
ト層６を，ＩｎＰからなるストッパ層をストッパとして
開口１１からエッチングして除去し溝上部１２ａを形成
する。なお，溝上部１２ａの底辺は，ゲート電極を設け
るためにゲート電極よりもやや広く，例えばゲート電極
よりも０．２μｍ広く形成される。このエッチングに
は，例えば通常用いられるＩｎＧａＡｓのエッチャント
であってＩｎＰのエッチング速度が遅いもの，例えばＨ
₃ＰＯ₄，Ｈ₂Ｏ₂及びＨ₂Ｏの混液を使用することが
できる。かかるエッチングにより形成される溝上部１２
ａの断面形状は，コンタクト層６内の組成の違いから生
ずるエッチング速度の相違により定まる。本発明では，
溝上部１２ａが底辺が狭い台形となるようにコンタクト
層６の組成を構成するのである。

【００４７】本構成では，溝上部１２ａの底辺の幅をエ
ッチング時間により制御するだけで溝上部１２ａを形成
することができる。このとき，溝上部１２ａの深さと他
の形は，コンタクト層の厚さと組成とで自動的に定ま
る。このため，溝の形状を精密に制御することが容易に
なるのである。

【００４８】次いで，図３（ｃ）を参照して，コンタク
ト層６をマスクとし，ＩｎＡｌＡｓからなる電子供給層
４をストッパとして，ストッパ層５をエッチングして除
去し，その底に電子供給層４を表出する溝下部１２ｂを
形成する。このエッチングには，例えば通常用いられる
ＩｎＰのエッチャントの中から，ＩｎＡｌＡｓ，ＩｎＧ
ａＡｓのエッチング速度が遅いもの，例えばＨＢｒ，Ｈ
₃ＰＯ₄及びＨ₂Ｏの混液を使用することができる。ス
トッパ層５は溝下部１２ｂの幅に較べて薄いから，エッ
チングによる溝下部１２ｂの幅の広がりは通常は無視で
きる。

【００４９】次いで，窒化膜１０の開口１１を通してゲ
ート材料を蒸着して，溝下部１２ｂの底に表出する電子
供給層４表面にショットキー接合するゲート電極８を形
成する。

【００５０】次いで，窒化膜１０をトランジスタ領域を
残してフォトエッチングして，これをマスクとするエッ
チングによりコンタクト層６からチャネル層２に至る層
を除去してメサ１３を形成する。

【００５１】さらに，必要であれば窒化膜を除去して
図１（ｂ）に示すＨＥＭＴが製造される。

【００５２】

【発明の効果】本発明によれば，ＩｎＡｌＡｓを電子供
給層とするＨＥＭＴであっても，接触抵抗の小さなＩｎ
ＧａＡｓ上にソース，ドレイン電極が設けられ，なおか
つゲート電極設置のためにエッチングの選択比を利用し
た精密な形状の溝が形成されるから，電気的特性が揃
い，かつソース，ドレイン間抵抗の小さなＨＥＭＴを有
する半導体装置を提供することができ，半導体装置の性
能向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の実施例断面図

【図２】本発明の第一実施例断面工程図

【図３】本発明の第二実施例断面工程図

【図４】従来の実施例断面工程図

【符号の説明】

１基板２チャネル層３高純度層４電子供給層５ストッパ層６コンタクト層７ドレイン電極８ゲート電極９ソース電極１０窒化膜１１開口１２溝１２ａ溝上部１２ｂ溝下部１３メサ

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）上に堆積されたチャネ
ル層（２）と，該チャネル層（２）上に堆積され該チャ
ネル層（２）に電子を供給するＩｎ_xＡｌ_1- _xＡｓから
なる電子供給層（４）と，該電子供給層（４）上に堆積
されたコンタクト層（６）と，該コンタクト層（６）を
選択的にエッチングして形成された溝（１２）と，該溝
（１２）の底に表出する該電子供給層（４）の表出面に
設けられ該電子供給層（４）とショットキー接続するゲ
ート電極（８）と，該溝（１２）の両側の該コンタクト
層（６）上に設けられ該コンタクト層（６）とオーミッ
ク接続するソース電極（９）及びドレイン電極（７）と
を有する高電子易動度電界効果トランジスタ（ＨＥＭ
Ｔ）を含む半導体装置において，該コンタクト層（６）は，Ｇａ及びＰの含有量が該ソー
ス電極（９）及び該ドレイン電極（７）が設けられる表
面から該電子供給層（４）の方向に増加するＩｎ_1-xＧ
ａ_xＡｓ_yＰ_1-yからなり，該コンタクト層（６）の選択的エッチングにより形成さ
れた該溝（１２）の断面形状は，該ゲート電極（８）の
長さ（ゲート長）より長い底辺と，該底辺より長い上辺
とを有する逆台形型であることを特徴とする半導体装
置。
【請求項２】請求項１記載の半導体装置において，該電子供給層（４）と該コンタクト層（６）との間にｎ
型のＩｎＰからなるストッパ層（５）が設けられ，該コンタクト層（６）を構成するＩｎ_1-xＧａ_xＡｓ_y
Ｐ_1-yの組成は，ｘが０．５以上１以下で，ｙが０．７
以上１以下であり，該コンタクト層（６）は，Ｇａ及びＰの含有量が該ソー
ス電極（９）及び該ドレイン電極（７）が設けられる表
面から該電子供給層（４）の方向に増加するＩｎ_1-xＧ
ａ_xＡｓ_yＰ_1-yからなり，該コンタクト層（６）の選択的エッチングにより形成さ
れた該溝（１２）は，底辺が該コンタクト層（６）と該
ストッパ層（５）との界面上にあって該ゲート電極
（８）の長さ（ゲート長）より長く，上辺が該底辺より
長い逆台形型の断面形状を有する溝上部（１２ａ）と，
該溝上部（１２ａ）の底辺に表出する該ストッパ層
（５）を該コンタクト層（６）をマスクとする選択的エ
ッチングにより除去して該電子供給層（４）をその底面
に表出する溝下部（１２ｂ）とからなることを特徴とす
る半導体装置。