JPH0497639A - シリアルデータ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、微弱電波を用いたワイヤレスデータ通信のよ
うに非常にＳ／Ｎの悪いシリアルデータを受信するに好
適なシリアルデータ受信装置に関する。

従来の技術 従来のこの種のシリアルデータ受信装置としては、たと
えば調歩同期方式による受信装置が有名であり、第４図
に示すようにビット同期確立点Ａから所定の遅延時間を
経た当該ビットの中央イ１近（Ｃ，、ｃ、Ｃ，・・・・
・・）でサンプリング入力する構成である。

発明が解決しようとする課題 しかし、このような従来のシリアルデータ受信装置の構
成では、サンプリング入力点にたまたまノイズが乗った
場合には誤ったデータを入力してしまうことになる。

とりわけ、最近商品化応用が活発となってきている微弱
電波規制を満足する微弱レベルの電波を用いたシリアル
データ通信等においては、非常にノイズが乗りやすいた
めこのような従来の構成は実用的でない。又、このよう
な課題を解消するため、従来ノイズフィルタがよく用い
られるが、そもそもフィルタは信号を周波数的に分離す
る機能を果すものであるので、ノイズをフィルタによっ
て抑えるためには、データの伝送速度すなわちボーレー
トをノイズ周波数と離すために遅くしなければならない
という課題がある。

本発明はかかる従来の課題を解消するもので、多少ノイ
ズの混ったシリアルデータであっても正シ＜受信し、か
つ、データの伝送速度もそれほど遅くしなくても良い実
用的なシリアルデータ受信装置を提供することを目的と
する。

課題を解決するための手段 上記課題を解決するために本発明のシリアルデータ受信
装置は、 直列伝送されて来たシリアルデータを入力保持するため
のシフトレジスタ手段と、このシフトレジスタ手段に対
してデータ入力およびデータシフトのタイミングを与え
るためのシフトクロック信号を発生するシフトクロック
発生手段を備え、シフトクロック信号の周期はシリアル
データ１ビット長をシフトレジスタ手段の段数で割った
時間より短くした構成としたものである。

又、シフトレジスタ手段の段数と等しい数のノットクロ
ック信号をカウントしたら、シフト入力完了信号を出力
する構成のシフトクロツタ計数手段を備えたものである
。

又、シフトレジスタ手段によって入力保持されたデータ
を構成する論理ｌ又は論理０を算出し、その値にもとづ
いて当該入力ビットの論理判定を行う入力ビット論理判
定手段を備えたものである。

又、シフトレジスタ手段に入力保持されたデータを構成
する論理１又は論理０の算出は、シフトレジスタ手段に
入力保持されているデータを入力値としたとき、その入
力値を構成する論理１又は論理Ｏの数を出力値とするデ
ータ変換テーブル手段を用いて行う構成を備えたもので
ある。

作用 本発明は上記した構成により、直列伝送されてきたシリ
アルデータは自動的に多点サンプリング入力される。サ
ンプリング入力の周期はシフトクロックによって決定さ
れ、少なくともシリアルデータ１ビット長の間にシフト
レジスタ手段の段数のサンプリング人力が行われる。

又、シフトレジスタ手段の段数骨シフト人力されたとき
、シフト入力完了信号を出力する構成であるため、マイ
クロコンピュータ等で構成される通信制御手段はシフト
入力完了信号が出力されるまでは、データ入力処理に係
る必要はなく全く別の仕事のために時間を割り振ること
ができる。

入力ビットの論理判定は、シフトレジスタ手段に入力保
持されている多点サンプリング入力されたデータの論理
１又は論理０の数をたとえば多数決の原理で決定する方
法による。

又、上記データの中に含まれる論理１又は論理０の数の
数え方は、データ変換テーブルを設けておき、サンプリ
ングデータから即座に求める手段による。

実施例 以下、本発明の実施例を添付図面にもとづいて説明する
。第１図は本発明の一実施例のシリアルデータ受信装置
のブロック構成図である。

１はシフトクロック手段であって、たとえば８段のフリ
ップフロップ回路で構成され、受信入力信号２をシフト
クロック信号３と同期して入力および次段へのシフトを
行う、４は前記シフトクロック信号３を発生するための
シフトクロック発生手段であって、通常水晶振動子５等
でつくられた原発振周波数を適当に分周する構成となっ
ている。

又、ｃｐｕ９等からのシフトクロック制御信号６によっ
て、シフトクロック信号の発生／停止を制御できる。

７はシフトクロック計数手段であって、前記シフトクロ
ック信号３を前記シフトレジスタ手段ｌの段数（たとえ
ば８）だけカウントしたとき、シフト入力完了信号８を
ｃｐｕ９に出力する。

ｃｐｕ９はこのシフト入力完了信号８が発生した時、シ
フトレジスタ手段ｌ内に入力保持されている入力データ
をデータバス１０を介して読み取り解読する。　９ａは
ＲＯＭであり、後述のデータ変換テーブル手段として用
いる。

第２図は前記ｃｐｕ９での処理を示すフローチャートで
ある。

先ず１１はビット同期処理であって、入力データをサン
プリングするための基準点を確立する。入力データサン
プリングポイントが確立したら、１２でシフトクロック
制御信号６を出力してシフトクロック発生手段４を起動
する。この後、シフトレジスタ手段１にはシフトクロッ
ク信号３に同期して自動的に入力データがサンプリング
入力される。

この間ｃｐｕ９では１３でシフトクロック計数手段７か
らのシフト入力完了信号８を待ちながら他の仕事をする
ことが可能である。

シフト入力完了信号８が入力されたら、シフトレジスタ
手段ｌに入力保持されている入力データを読取る作業を
１４で行う。

次に１５では読取った入力データの中の論理１又は論理
Ｏの数を後述のデータ変換テーブルを用いる等によって
、求める。

そして１６の処理工程では１５で求めた論理ｌ又は論理
Ｏの数をもとに、当該人カビノドの論理判定を行うもの
である。このように、ｃｐｕ９は機能的には入カビソト
論理判定手段として作用する。

第３図は、前述の本発明によるシリアルデータ受信処理
のタイミング図を示し、同図（ａ）はシリアル入力信号
２、同図ら）はシフトクロック信号３、同図（Ｃ）はシ
フト入力完了信号８、同図（ｄ）はシフトクロック制御
信号６を示す。図中、Ａ点は同期確立点であり、この点
を基準として、各ビットにおけるサンプリング入力が行
われる。なお実施例では同期確立点を図のようにシリア
ル人力信号２の立下りとしたが、本発明は勿論この手段
に限定するものでない。本発明はあくまで同期確立後の
データ入力処理に関して言及するものである。

Ａ点から所定の遅延時間ｔ１．ｔ、＋ｔａ、ｔｌ＋２ｔ
＊、・・・・・・経過したＢ＋、Ｂｘ、Ｂｓ・・・・・
・の時点からシフトクロック発生手段４が起動されシフ
トレジスタ手段１に入力データが次々と自動的にシフト
入力される。尚、ｔ、はシリアル人力信号２の１ビット
長を示す、又、シフトクロック信号３の周期Δｔは図の
ように、シリアル入力データ１ビット長り、をシフトレ
ジスタ手段１の段数（実施例では８段）で割った時間よ
り短くし、少なくともシリアル入力データ１ビット長の
間にシフトレジスタ手段の段数分のサンプリング入力が
可能なタイミング構成としている。

又、シフトクロック信号３がシフトレジスタ手段１の段
数分出力されると第３図（Ｃ）のようなタイミングでシ
フト入力完了信号８がｃｐｕ９に出力されるａｃｐｕ９
は同図（ｄ）のようなタイミングでシフトクロック制御
信号６を操作するものである。

従って、ｃ、　ｐ　ｕ　９は少なくともシフトクロック
制御信号６を出力中のｔ５期間中は、受信処理をする必
要はなく、別の仕事を行うことも可能となる。

次表はシフトレジスタ手段１に入力保持されたデータを
入力値とし、その入力値自身に含まれる論理１（又は論
理０）の数を出力値とするデータ変換テーブル手段を示
したものである。

表 本実施例ではシフトレジスタ手段１の段数を８としてい
るため、２５６ケのデータエリアが必要となる。すなわ
ち、入力値をアドレスの下位８ビットに付けてポイント
されるメモリエリア（ＲＯＭ９ａ）にそれぞれの入力値
に対応した出力値を記憶しておくもので、入力値による
アドレス指定をするだけで直ちに求める出力値すなわち
入力値に含まれる論理１　（又は論理０）の数を得るこ
とができる。

従って、この得られた出力値がある基準より多ければこ
の人カビノドは「論理１」と判定したり、逆にある基準
より少なければ「論理０」と判定することができるし、
又、両方の基準から外れた場合には「不定」として扱う
ことも可能となる。

なお、実際にはデータ変換テーブル手段は、マイクロコ
ンピュータのＲＯＭテーブル参照命令ヲ用いることによ
って簡単に実現することができるし、シフトレジスタ手
段１、シフトクロック発生手段４、シフトクロック計数
手段７はそれらの機能をワンチップに内蔵したマイクロ
コンピュータを用いることによって、非常に簡単な構成
で安価に実現できる。

発明の効果 以上のように本発明のシリアルデータ受信装置によれば
、次の効果が得られる。

（１）　　少なくともシリアルデータ１ビット長の間に
、シフトレジスタ手段の段数に等しい数のサンプリング
入力が行われ、そのサンプリングデータに含まれる論理
１又は論理０の数をもとにして当該入力ビットの論理判
定を行う構成であるため、多少ノイズが乗っていても確
率的に論理判定が可能であり、ノイズに強い受信装置が
実現できる。

（２）　　シフトレジスタ手段の段数骨のシフト入力が
行われるまでの間は、マイクロコンピュータ等で構成さ
れる通信制御手段はデータ受信処理に係る必要はなく、
全く別の仕事のために時間を利用することができる。

（３）　　シフトレジスタ手段に入力されたデータを構
成する論理１又は論理Ｏの数を、データ変換テーブルを
介して求める方法によって、非常に短時間で実行でき、
それだけ、データ伝送速度の速い通信に対応できる。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルデータ受信装置の
ブロック構成図、第２図は同装置の一部動作フローチャ
ート、第３図は同装置の一部動作タイミング図、第４図
は従来例の一部動作タイミング図である。 ｌ・・・・・・シフトレジスタ手段、４・・・・・・シ
フトクロツタ発生手段、７・・・・・・シフトクロック
計数手段、９・・・・・・ｃ−ｐｕ（入力ビット論理判
定手段）、９ａ・・・・・・ＲＯＭ　（データ変換テー
ブル手段）。 代理人の氏名　弁理士　粟野重孝　はか１名第１図 ｆ　・−シフトレジスタ手段 ４　、シフトクロックＷ：工手鏝 第 図 第 図 ハ ｆ

Claims (4)

【特許請求の範囲】
1. （１）直列伝送されて来たシリアルデータを入力保持す
   るためのシフトレジスタ手段と、このシフトレジスタ手
   段に対してデータ入力およびデータシフトのタイミング
   を与えるための周期が前記シリアルデータの１ビット長
   を前記シフトレジスタ手段の段数で割った時間より短い
   シフトクロック信号を発生するシフトクロック発生手段
   とを備えたシリアルデータ受信装置。
2. （２）シフトレジスタ手段の段数と等しい数のシフトク
   ロック信号をカウントすると、シフト入力完了信号を出
   力するシフトクロック計数手段を備えた特許請求の範囲
   第１項に記載のシリアルデータ受信装置。
3. （３）シフトレジスタ手段に入力保持されたデータを構
   成する論理１又は論理０を算出し、その値にもとづいて
   当該入力ビットの論理判定を行う入力ビット論理判定手
   段を備えた特許請求の範囲第１項に記載のシリアルデー
   タ受信装置。
4. （４）シフトレジスタ手段に入力保持されたデータを構
   成する論理１又は論理０の算出を行うシフトレジスタ手
   段に入力保持されているデータを入力値としたとき、そ
   の入力値を構成する論理１又は論理０の数を出力値とす
   るデータ変換テーブル手段を備えた特許請求の範囲第１
   項に記載のシリアルデータ受信装置。