JPH0486956A - パターン検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＲＴデイスプレィに使用するシャドウマス
ク、液晶デイスプレィに使用する液晶パネル等の被検査
体に形成された単位パターンの欠陥の有無を検査するパ
ターン検査装置に係り、特に単位パターンが変化しなが
ら配列された周期性パターンの欠陥検査を正確に行うよ
うにしたパターン検査装置に関する。

〔従来の技術〕

一般に、シャドウマスク、液晶パネル等の被検査体に形
成されたパターンの欠陥を検査するためには、正規のマ
ツチングパターンと被検査パターンとを比較することに
よって行うようにしている。

従来のパターン検査装置としては、例えば特開平２−６
２９４４号公報（以下、第１従来例と称す）及び本出願
人が先に提案した特開平２−１４８１８０号公報（以下
、第２従来例と称す）に記載されているものがある。

第１従来例は、走査線による被検査体の撮像手段と、被
検査体を所定方向に所定距離だけ移動させる第１の移動
手段と、前記撮像手段の走査線を所定方向に変位させる
第２の移動手段と、前記撮像手段による前記被検査体の
撮像情報を処理する撮像処理手段とを設け、被検査体の
撮像手段による撮像結果が一定の周期パターンとして検
出され得るように前記第１の移動手段の移動又は前記第
２の移動手段の変位、もしくは撮像処理手段の撮像処理
を制御し、この一定周期パターンの時系列変化の差異を
欠陥として検出するようにしている。

第２従来例は、検査パターンデータとマスクパターンデ
ータとを比較して、検査パターンのマスクパターンデー
タに対する傾きを算出し、この傾きに応して検査パター
ンデータ及びマスクパターンデータの読出順を変更して
両パターンを整合させると共に、マスタパターンデータ
中の欠陥認識精度の重要度が低いパターン部に許容幅を
設定してから、両パターンをビット対応で比較するよう
に構成され、これによって検査パターンデータとマスク
パターンデータとの不整合による欠陥の誤検出を防止す
ると共に、軽微な欠陥を欠陥として認識しないことによ
り、欠陥検出精度を高精度に維持しながら、再検査個数
を減少させて、欠陥検査のスルーブツトを向上させる。

〔発明が解決しようとする課題〕

しかしながら、上記第１従来例にあっては、撮像手段か
ら出力される撮像情報を一定の周期パターンとして得、
この周期パターン中の隣接する周期パターン同士を比較
することにより、欠陥検出を行うようにしているので、
ＣＲＴデイスプレィのシャドウマスクのように、リソグ
ラフィ技術を利用してマスクパターンをステップアンド
リピートしながらパターンを露光するときに、マスクを
含む光学系の欠陥によって生じた欠陥については、この
欠陥が周期的に生じることになり、隣接する周期パター
ンを比較したときには欠陥と認識することができないと
いう未解決の課題があった。

また、第２従来例にあっては、検査パターンの傾きを補
正することが可能であるが、ＣＲＴデイスプレィのシャ
ドウマスクのように、中央部と外周部とで単位パターン
の傾きが異なる場合には、ある特定の単位パターンに着
目したときには、当該単位パターンの傾き補正を行うこ
とができるが、その周辺部の単位パターンについても同
時に傾き補正を行うことはできず、単位パターンの傾き
が徐々に変化する場合には、適用することができないと
いう未解決の課題があった。

そこで、本発明は、上記各従来例の未解決の課題に着目
してなされたものであり、ＣＲＴデイスプレィのシャド
ウマスクのように、単位パターンの傾き等が変化する場
合であっても、正確な欠陥検査を行うことができるパタ
ーン検査装置を提供することを目的としている。

〔課題を解決するための手段〕

上記目的を達成するために、本発明に係るパターン検査
装置は、単位パターンが変化しながら配列された周期性
パターンを有する被検査体を載置する走査テーブルと撮
像手段とを相対的に二次元方向に移動させて、前記撮像
手段で前記単位パターンを読取り、該読取った単位パタ
ーンデータと予め入力されたマツチングパターンデータ
とをパターン比較手段で比較して前記被検査パターンの
欠陥を判定するパターン検査装置において、前記撮像手
段から出力される単位パターンデータを２値化して２茨
元的な単位パターン頭載に記憶する単位パターン記憶手
段と、前記マツチングパターンデータ及びこれに対して
ずれた複数のマツチングパターンデータを前記単位パタ
ーン領域に対応するマツチングパターン領域に記憶する
マツチングパターン記憶手段と、前記単位パターン記憶
手段に格納されている単位パターンと前記マツチングパ
ターン記憶手段の各マツチングパターンデータとをビッ
ト対応で比較してその差異数を各マツチングパターン領
域毎に加算する加算手段と、該加算手段の各マツチング
パターン領域毎の加算値の最小値を検出する最小値検出
手段と、該最小値検出手段で検出されたマツチングパタ
ーン領域に対応する前記加算手段の加算値を欠陥データ
として出力する欠陥データ出力手段とを備えたことを特
徴としている。

〔作用〕

本発明においては、予めマツチングパターン記憶手段の
複数のマツチングパターン記憶領域に夫々傾き等の異な
るマツチングパターンを記憶させておき、これらマツチ
ングパターンと撮像手段で読取った被検査体の単位パタ
ーンとを比較照合して、両者の差異が一番少ない照合結
果を参照値検出手段で検出し、この照合結果を欠陥デー
タとして出力する。このため、単位パターンの傾き等に
対応したマツチングパターンが選択されることになるの
で、複雑な座標変換処理等を伴うことなく、容易に正確
なパターン検査を行うことができる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の外観を示す斜視図である。

図中、１は固定部に支持された基台であって、この基台
１上にＸ軸方向に摺動自在に走査テーブル２が載置され
、この走査テーブル２上にスリットでなる単位パターン
３が施されたＣＲＴデイスプレィのシャドウマスク４が
位置決め載置されている。ここで、走査テーブル２は、
駆動モータ５とその回転軸に連結されたボールねじ６と
で構成される直線駆動機構によってＹ軸方向に移動され
、そのＹ軸方向移動量が駆動モータ５の回転軸に取付け
られたロータリエンコーダ７によって検出される。また
、シャドウマスク４は、その単位パターン３の軸方向が
中央部ではＹ軸方向となっているが、これより四隅に行
（に従い時計方向又は反時計方向の傾角θ（最大で５度
程度）が順次大きくなるように形成されている。

また、基台Ｉには、走査テーブル２を跨くように門型の
支持台１０が固着され、この支持台ＩＯに移動テーブル
１１がＸ軸方向に摺動自在に配設され、この移動テーブ
ル１１の前面側に移動テーブル１２がＸ軸方向に摺動自
在に配設され、この移動テーブル１２に撮像手段として
のＣＣＤラインセンサ１３がその撮像面即ち結像レンズ
１３ａ及び照明ランプ１３ｂを走査テーブル２上のシャ
ドウマスク４と対向させて取付けられている。移動テー
ブル１１は支持台１０に固定された駆動モータ１４とそ
の回転軸に連結されたボール、ねじ１５とで構成される
直線駆動機構によってＸ軸方向に移動され、移動テーブ
ル１２も同様に移動テーブル１１に固定された駆動モー
タ１６とその回転軸に連結されたボールねじ１７とで構
成される直線移動機構によってＸ軸方向に移動される。

また、ＣＣＤラインセンサ１３は、結像レンズ１３ａに
よって結像されるＸ方向に配列された例えば３２個の画
素を有し、これら１ライン分の各画素の電荷を後述する
パターン検査制御装置２１から供給される同期信号に基
づいて一度に蓄積部に転送し、その後クロック信号によ
って順次読出し、これらを増幅回路で増幅して単位パタ
ーン読取信号として出力する。さらに、移動テーブル１
１のＸ軸方向移動量が駆動モータ１４の回転軸に取付け
られたロータリエンコーダ１８によって検出される。

そして、第２図に示すように、各テーブル２゜１１．１
２を駆動する駆動モータ５．１４及び１６がモータ駆動
制御装置２０によって駆動制御され、且つＣＣＤライン
センサ１３の単位パターン読取信号がパターン検査制御
装置２工に送出されることにより、このパターン検査制
御装置２１で検査パターン信号に基づく２次元の検査パ
ターンを更新記憶すると共に、この更新記憶された２次
元検査パターンと予め設定されたマツチングパターンと
を比較照合して欠陥データが抽出される。

モータ駆動制御装置２０は、パターン検査制御装置２１
に設定されているＣＡＤデータ等のマスタパターンデー
タから検査を必要とする単位パターン３の座標情報を読
込み、この座標情報と各口−タリエンコーダ７及び１８
の位置検出信号とに基づいて駆動モータ５及び１４を駆
動して、ＣＣＤラインセンサ１３の視野範囲とマツチン
グパターンの検査エリアとが一致するように順次走査さ
せる。

パターン検査制御装置２１は、中央処理装置２３と、こ
の中央処理装置２３に接続された磁気テープ装置２５、
磁気ディスク装置２６、ＣＲＴデイスプレィ２７、プリ
ンタ２８及び主記憶装置２９と、ロータリエンコーダ７
．１８がらの回転角検出信号に基づいて各部のタイミン
グ信号を発生するタイミング信号発生回路３０と、この
タイミング信号発生回路３０によって制御されるパター
ン比較部３１とを備えている。

磁気テープ装置２５には、シャドウマスク４に形成する
単位パターンとしてのスリット３の設計を行う場合に使
用するＣＡＤ装置からのフォトブロック、パターンジェ
ネレータ等への入力用データ（以下、ＣＡＤデータと称
す）を記録した磁気テープが装着される。ここで、ＣＡ
Ｄデータは、単位パターンが例えばシャドウマスク４に
形成スる中央部と外周部で異なる傾きを有するスリット
で構成されているものとすると、これらが位置座標と方
向を表すベクトルデータとして圧縮されて記録されてい
る。

そして、中央処理装置２３は、予め磁気テープ装置２５
からのＣＡＤデータを読込み、これを伸長して単位パタ
ーンの外形を表す座標データ（エツジのｘ、ｙ座標の数
値データ等）を算出すると共に、ＣＣＤラインセンサ１
３の視野範囲に応じた検査エリアを設定し、各検査エリ
ア毎に傾きの異なる複数のマツチングパターンデータを
その中心位置座標と共に磁気ディスク装置２６に記憶す
る。

パターン比較部３１は、ＣＣＤラインセンサ１３から出
力される単位パターン読取信号が２値化回路３２で２値
化され、この２値化された検査パターン信号が３２個の
３２ビツトで構成されるシフトレジスタＳ　Ｒｌ”　Ｓ
　Ｒ３２が直列に接続されたシフトレジスタ群３３に供
給されて、これら各シフトレジスタＳＲ，〜ＳＲ，□に
２次元単位パターンデータとして格納される。

そして、各シフトレジスタＳＲ，−３Ｒ，，，に格納さ
れた単位パターン読取信号は並列に読出されて複数２Ｎ
＋１個のパターン比較回路Ｐ００〜ＰＣ２Ｈに入力され
る。

これらパターン比較回路Ｐ　Ｃｏ　＝Ｐ　ＣｚＨの夫々
は、シフトレジスタ群３３の各シフトレジスタＳＲ１〜
５Ｒ３２から読出された２次元単位パターンデータが入
力される単位パターン記憶手段としての３２Ｘ３２ビツ
トの単位パターン記憶用シフトレジスタ３４と、前述し
た中央処理装置２３がらのマツチングパターンが入力さ
れる同様に３２×３２ビツトのマツチングパターン記憶
手段としてのマツチングパターン記憶用シフトレジスタ
３５と、同様に中央処理装置２３からのマスクデータが
入力される３２Ｘ３２ビツトのマスクデータ記憶用シフ
トレジスタ３６と、単位パターン記憶用シフトレジスタ
３４及びマツチングパターン記憶用シフトレジスタ３５
の対応するビット位置のビットデータを比較するＥＸ−
ＯＲ回路Ｅ＋−Ｅｌ。

２４と、これらＥＸ−ＯＲ回路Ｅｌ〜Ｅ１ｏ２４の出力
とマスクデータ記憶用シフトレジスタ３６の各ビットと
の論理積をとるＡＮＤ回路回路−１〜Ａｌ０２４これら
ＡＮＤ回路回路−１〜Ａ２４の出力を加算してその加算
値をＢＣＤコード又はバイナリコードで出力する加算器
３７とで構成され、これらがＬＳＩ化されている。

ここで、各パターン比較回路Ｐ　Ｃｏ　−Ｐ　ＣｚＮの
マツチングパターン記憶用シフトレジスタ３５には、中
央処理装置２３から予め設定された異なる傾角のマツチ
ングパターンデータが格納される。

また、少なくともＥＸ−ＯＲ回路Ｅ１〜Ｅ１゜２４及び
加算器３７で加算手段が構成されている。

そして、各パターン比較回路ＰＣ，〜ＰＣ，，の加算器
３７から出力されるＢＣＤコード又はバイナリコードで
なる加算値が最小値検出手段としての最小値検出回路４
０に供給されると共に、スリーステートバッファＳＢ、
〜５Ｂｚｓを介して先入れ先出しメモリ（ＦＩＦＯメモ
リ）４１に入力される。

最小値検出回路４０は、各パターン比較回路ＰＣ０〜Ｐ
Ｃ，，における加算器３７の加算値Ｓ０〜ＳＺＮのうち
の最小値５ＨＩＮを検出し、この最小値５ＨＩＮをとる
１つのパターン比較回路ＰＣＢ　　（ｉ＝０１・・・・
・・２Ｎ）に接続されたスリーステートバッファＳＢ、
に対して低レベルの制御信号を出力して、加算器３７の
ＢＣＤコードでなる加算値をＦＩＦＯメモリ４１に送出
すると共に、その最小値Ｓ　ＤＩＮを比較回路４２に出
力する。

この比較回路４２には、予め許容し得る上限値を設定し
た設定器４３からの設定値Ｓ、が供給され、Ｓ　ＷＩＮ
≦Ｓ、であるときに論理値“°１”、ＳＭＩＮ＞ＳＮで
あるときに論理値゛′０”となる書込命令ＷＲを欠陥デ
ータ出力手段としてのＦＩＦＯメモリ４１に送出する。

一方、ＦＩＦＯメモリ４１には、駆動モータ５及び１４
に設けたロータリエンコーダ７及び１８からのモータ回
転角に応じたパルス信号をカウントするＸ座標カウンタ
４４及びＸ座標カウンタ４５のカウント値即ちＸ座標デ
ータ及びＹ座標データがタイミング信号発生回路３０の
タイミング信号によってラッチするラッチ回路４７及び
４７を介して入力されており、これら座標データ及び選
択されたスリーステートバッファＳＢｉを通過した最小
値５ＨＩＮとが比較回路４２からの論理値“′１′′の
書込命令ＷＲを受信したときに格納すると共に、中央処
理装置２３からの読出命令ＲＤを受信したときに、最先
の格納データ即ち座標データ及び最小値データＳ□８を
順次中央処理装置２３に送出する。中央処理装置２３で
は、必要に応じて最小値データＳ　ＭＩＨの許容下限値
を設定器３８で設定して、欠陥のないパターン（ＳＨＩ
Ｎ　＝０）及びノイズの影響と判断される小さな最小値
５Ｉ４ＩＮをキャンセルし、欠陥データ及び座標データ
を磁気ディスク装置２６に格納する。

次に、上記実施例の動作を説明する。先ず、走査テーブ
ル２に検査対象となるＣＲＴデイスプレィのシャドウマ
スク４を位置決めして固定し、この状態で走査テーブル
２及び移動テーブル１１を移動させて、ＣＣＤラインセ
ンサ１３をシャドウマスク４に予め設けたアライメント
マーク（図示せず）を読取可能な位置に移動させて、制
御原点に位置決めすると共に、移動テーブル１２を移動
させてＣＣＤラインセンサ１３の焦点調整を行う。

その後、同様に走査テーブル２及び移動テーブル１１を
移動させてＣＣＤラインセンサ１３を所定の検査開始位
置に移動させ、この状態で移動テーブル１１及び走査テ
ーブル２を交互に移動させて、ＣＣＤラインセンサ１３
をジグザグ状に移動させる。すなわち、例えば移動テー
ブル１１を移動させることによってシャドウマスク４の
左下端側から左辺に沿って後方に移動させて後端に達す
ると移動テーブル１１の移動を停止させ、これに代えて
走査テーブル２を右方に所定ピッチだけ移動させ、この
移動が完了すると、移動テーブル１１を前方に移動させ
、次いで前端に達すると移動テーブル１１の移動を停止
させてから走査テーブル２を右方に所定ピッチ移動させ
てから移動テーブル１１を後方に移動させる。

このように、走査テーブル２及び移動テーブル１１が移
動すると、これに応じて各駆動モータ５及び１４のロー
タリエンコーダ７及び１８から夫々回転角に応じた回転
角検出信号が出力され、これらがＸ座標カウンタ４４及
びＸ座標カウンタ４５に供給されて、ＣＣＤラインセン
サ１３の座標値がカウントされ、これらカウンタ４４及
び４５の座標値が夫々ラッチ回路４６及び４７を介して
ＦＩＦＯメモリ４１に供給されると共に、タイミング信
号発生回路３０に供給される。

一方、ＣＣＤラインセンサ１３には、−タイミング信号
発生回路３０からの同期信号が入力され、この同期信号
が入力された時点で各画素を構成する受光部における１
ライン分の電荷が蓄積部に転送され、その後タイミング
信号発生回路３０からクロックパルスが入力される毎に
、単位パターン３の読取画素データがパターン検査制御
装置２１の２値化回路３２に出力され、この２値化回路
３２で２値化されたビットデータがシフトレジスタ群３
３の初段のシフトレジスタＳ　Ｒｒに入力される。した
がって、３２個目のクロックパルスによって、シフトレ
ジスタＳＲ，に単位パターンを含む検査エリアの１ライ
ン分のビットデータが格納される。

その後、駆動モータ５が回転して、ＣＣＤラインセンサ
１３が第２の読取位置に達するとと、同様にタイミング
信号発生回路３０から同期信号がＣＣＤラインセンサ１
３に入力され、受光部における１ライン分の電荷が蓄積
部に転送され、その後クロックパルスが入力される毎に
、ビットデータが２値化回路３２で２値化されてシフト
レジスタＳＲ，に格納される。このとき、前回のクロッ
クでシフトレジスタＳ　ＲＩ　に格納されていた１ライ
ン分のビットデータは、次段のシフトレジスタＳＲ２に
格納される。

以上の動作を繰り返して３２ライン分のビットデータが
シフトレジスタ群３３に格納されると、このシフトレジ
スタ群３３に方形の第１の検査エリアにおける単位パタ
ーンデータが格納されたことになる。

次いで、駆動モータ５が回転を継続して、ＣＣＤライン
センサ１３が第１の読取領域のＹ方向に隣接する第２の
検査エリアにおける第１の読取位置に達して、この第２
の検査エリアの１ライン分を読取る状態となってクロッ
クパルスが入力されると、この１ライン分のビットデー
タがシフトレジスタＳＲ，に格納されることになるが、
今まで各シフトレジスタＳＲ，〜ＳＲ，□に格納されて
いたパターンデータは１ビツトづつシフトされることに
なるので、上記クロックパルスに同期したクロックパル
スをタイミング信号発生回路３０からパターン比較回路
Ｐ　Ｃｏ　＝Ｐ　ＣＺＮの単位パターン記憶用シフトレ
ジスタ３４に夫々供給することにより、各シフトレジス
タＳＲ，〜５Ｒｉｚに格納されていた１０２４ビツトの
２次元単位パターンデータがそのまま第３図に示すよう
に、各パターン比較回路ＰＣ，〜ＰＣ２Ｎの単位パター
ン記憶用シフトレジスタ３４に格納される。

このとき、各パターン比較回路ＰＣ，のマツチングパタ
ーン記憶用シフトレジスタ３５に傾きのないマツチング
パターンが中央処理装置２３から書込まれていると共に
、他のパターン比較回路ＰＣ１〜ＰＣ２Ｎのマツチング
パターン記憶用シフトレジスタ３５には、１頃きが僅か
づつずれたマツチングパターンが中央処理装置２３から
書込まれており、且つマスクパターン記憶用シフトレジ
スタ３６に同様に中央処理装置２３から中央部の単位パ
ターンＵＰを囲む第３図で太線り、で囲まれる領域を論
理値“１”とし、残りの領域を論理値“０”とするマス
クパターンＭＳを表すパターンデータが格納されている
。

そして、各パターン比較回路Ｐ　Ｃａ　’〜ＰＣＺＮに
おいて、単位パターン記憶用シフトレジスタ３４及びマ
ツチングパターン記憶用シフトレジスタ３５の互いに対
応するビットデータがＥχ−ＯＲ回路Ｅ、〜Ｅ、。２４
に入力されるので、これらＥＸＯＲ回路Ｅ　ｒ　”　Ｅ
　ｒ。２４から両ビットデータが一致する場合に論理値
“０”、不一致である場合に論理値“１”の排他的論理
和出力が得られ、これがＡＮＤ回路Ａ、−Ａ、。２４の
一方の入力側に入力される。このＡＮＤ回路Ａ　Ｉ−Ａ
　＋。２４の他方の入力側にはマスクパターン記憶用シ
フトレジスタ３６のビットデータが入力されているので
、論理値゛１°゛のマスクパターンＭＳに対応する領域
のみのＡＮＤ回路Ａ　Ｉ”””　Ａ　＋。２４から排他
的論理和出力が出力され、これが加算器３７に供給され
て、論理値゛ｌ”の排他的論理和出力の数を表す加算値
３０〜ＳＺＮが出力される。

このとき、パターン比較回路ＰＣｏのマツチングパター
ン記憶用シフトレジスタ３５に記憶されているマツチン
グパターンＭＰ、が第４図で実線図示のようにその軸方
向がＹ軸方向に一致するものであり、且つ中央部のパタ
ーン比較回路ＰＣ。

のマツチングパターン記憶用２次元メモリ３５に記憶さ
れているマツチングパターンＭＰ、が第３図で鎖線図示
のようにその軸方向がＹ軸に対して反時計方向に一θ（
例えば５°）回転したものであり、これらパターン比較
回路ＰＣ，〜ＰＣ，間のパターン比較回路ＰＣ，〜ＰＣ
Ｎ−，のマツチングパターン記憶用シフトレジスタ３５
にその軸方向が時計方向に順次回転するマツチングパタ
ーンＭＰ、−ＭＰ、、が記憶され、パターン比較回路Ｐ
Ｃ，，，〜ＰＣ２，ｌのマツチングパターン記憶用シフ
トレジスタ３５には逆に軸方向がＹ軸に対して時計方向
に回転したマツチングパターンＭＰ、。

〜Ｍ　Ｐ　ＫＮが記憶されているものとすると、シャド
ウマスク４の左下を走査している状態では、シャドウマ
スク４に形成された単位パターンとなるスリット４ａが
その軸方向をＹ軸に対して反時計方向に−θ（約５°程
度）回転しているので、単位パターンＵＰに欠陥がない
ものとすると、パターン比較回路ＰＣ，において、鎖線
図示のＣＣＤラインセンサ１３で読取った単位パターン
ＵＰとマツチングパターンＭＰ、との排他的論理和をと
ったときに、第３図の黒塗りした２６個のドツト位置で
不一致となり、加算器３７の加算値Ｓ０は“２６”とな
り、パターン比較回路ＰＣＮ、−〜ＰＣ２Ｎではマツチ
ングパターンＭＰ２〜ＭＰ、のＹ軸に対する軸方向の傾
きが時計方向に順次増加していくことにより、順次加算
値５Ｉ−３Ｎが増加する。しかしながら、パターン比較
回路ＰＣ，〜ＰＣＮでは、マツチングパターンＭＰ、〜
ＭＰ。

のＹ軸に対する軸方向の傾きが反時計方向に順次増加し
ていくことにより、加算値５Ｉ−３Ｎが“２６“より順
次減少し、パターン比較回路ＰＣ８では、マツチングパ
ターンＭＰ、と単位パターンＵＰとが一致するので、加
算値ＳＮは零となる。

そして、各パターン比較回路ＰＣ，−ＰＣ２，の加算器
３７で算出された加算値Ｓ０〜ＳＺＮが最小値検出回路
４０に入力されるので、この最小値検出回路４０でパタ
ーン比較回路ＰＣＨの加算値５Ｎ（＝０）が最小値ＳＭ
ＩＮとして検出される。このため、最小値検出回路４０
からスリーステートバッファＳＢ、のみに低レベルの制
御信号Ｃ３Ｎが出力され、これによってスリーステート
バッファＳＢ、のみがオン状態となってパターン比較回
路ＰＣＮの加算値ＳＮがＦＩＦＯメモリ４１に入力され
る。これと同時に、最小値検出回路４０から最小値Ｓ、
４ＩＮが比較回路４２に出力され、この比較回路４２で
設定器４３で設定された許容値Ｓ。

と比較される。このとき、パターン比較回路ＰＣ。

では、単位パターンＵＰとマツチングパターンＭＰＮと
が一致して加算値ＳＮが零であるので、Ｓ８〈Ｓ、とな
り、論理値′°１°“の書込信号ＷＲがＦＩＦＯメモリ
４１に送出される。このため、ＦＩＦＯメモリ４１では
これに入力されている加算値ＳＮ及びラッチ回路４６及
び４７でラッチされているＸ座標値及びＸ座標値が書込
まれる。

さらに、ＣＣＤラインセンサ１３で読込んだ単位パター
ンＵＰに、孔径拡大又は縮小、輪郭線異常等の欠陥が生
じているときには、その欠陥に対応してパターン比較回
路ＰＣ，の加算値ＳＮが増加することになるが、これが
設定器４３で設定した許容値Ｓ、を越えていなければ、
比較回路４２から論理値°“１”の書込信号ＷＲがＦＩ
ＦＯメモリ４１に送出される。このため、ＦＩＦＯメモ
リ４１にスリーステートバッファＳＢ、を介して入力さ
れる加算値ＳＮがラッチ回路４６及び４７でラッチされ
ているＸ座標値及びＸ座標値と共に欠陥データとして書
込まれる。

そして、ＦＴＦｏメモリ４１に記憶された欠陥データ数
が所定数に達すると中央処理装置２３に対してステータ
ス信号が出力され、これによって中央処理装置２３から
読出信号ＲＤがＦＩＦＯメモリ４１に出力されることに
より、このＦＴＦＯメモリ４１に格納されている欠陥デ
ータが順次読出されて中央処理装置２３に送出され、こ
の中央処理装置２３で必要により設定器３８で設定され
た最小値ＳＭＩＮの許容下限値ＳＬと最小値Ｓ　ＭＩＮ
とを比較し、５ＨＩＮ＜ＳＬであるときには、正常であ
るか又はノイズの影響による誤差範囲であると判断し、
Ｓ　ＷＩＮ≧ＳＬであるときには、欠陥パターンである
ものと判断して、最小値５ＨＩＮ及び座標データを欠陥
データとして磁気ディスク装置２６に格納する。

このようにして順次単位パターンＵＰの欠陥検査を行い
、ＣＣＤラインセンサ１３が後方の所定位置に達すると
、駆動モータ５の駆動が停止され、これに代えて駆動モ
ータ１４が駆動されて、ＣＣＤラインセンサ１３が右側
に移動され、この移動が完了すると、駆動モータ１４が
停止されて、再度駆動モータ５が逆転駆動されることに
より、ＣＣＤラインセンサ１３が前方側に移動される。

このように、ＣＣＤラインセンサ１３が前方側に移動さ
れることにより、シフトレジスタ群３３に格納される単
位パターンＵＰが前述した後方側への移動時の単位パタ
ーンＵＰに対して１８０度反転して格納されることにな
るが、単位パターンＵＰは前後対称形であるので、中央
処理装置２３からパターン比較回路ＰＣ，〜ＰＣ２Ｎの
マ・ンチングパターン格納用シフトレジスタ３５に格納
するマツチングパターンＭＰ、〜ＭＰ２Ｎを変更する必
要はない。

その後、シャドウマスク４の全ての領域における単位パ
ターンＵＰの検査を終了したら、シャドウマスク４を新
たなシャドウマスク４に交換して、欠陥検査を継続する
。

以上のように、上記実施例によると、ＣＣＤラインセン
サ１３で読取った２次元の単位パターンＵＰと傾角の異
なる複数のマツチングパターンＭＰ、〜ＭＰ２Ｎとを、
両者の対応するビット毎に比較して、両者の誤差数即ち
欠陥ビット数を算出し、この欠陥ピント数が最小となる
パターン比較手段の欠陥ビット数を欠陥データとするよ
うにしているので、シャドウマスク４のように、中央部
と４隅の外周部とではスリット４ａの傾角が異なる被検
査体を検査する場合に、この傾角を補正する必要が全く
なく、正確な欠陥検査を行うことができる。

また、上記実施例のように、パターン比較回路ＰＣ，〜
ＰＣ２Ｎにマスクパターン記憶用シフトレジスタ３６を
設け、これに格納されているマスクパターンで単位パタ
ーン及びマツチングパターンの比較結果をマスクするこ
とにより、要部以外の部分の欠陥検査を省略することが
でき、欠陥検査精度を向上させることができる。

さらに、上記実施例のように、最小値検出回路４０で検
出した最小値ＳＷＩＭと予め設定された許容値Ｓ、とを
比較して、最小値５ＨＩＮが許容値Ｓｓを越えている時
は、被検査パターンとマツチングパターンとが大きくず
れていると判断し、データの取込みを行わず、パターン
が一致する付近のみのデータ処理を行うため欠陥検査の
スループットを向上させることができる。

なお、上記実施例においては、撮像手段として１次元の
ＣＣＤラインセンサ１３を適用した場合について説明し
たが、これに限定されるものではなく、２次元のＣＣＤ
エリアセンサを適用することもできる。この場合には、
パターン比較回路ＰＣ０〜ＰＣ２Ｎの単位パターン記憶
用シフトレジスタ３４をシフトレジスタ群３３と同様の
構成とし、且つエリアセンサの画素数とシフトレジスタ
３４の画素数とが一致しているときはシフトレジスタ群
３３を省略することができる。

また、上記実施例においては、シャドウマスク４の欠陥
検査を行う場合について説明したが、これに限定される
ものではなく、所定の単位パターンが傾角を異ならせる
か又は大きさを異ならして順次配列された被検査体に対
して本発明を適用することができる。

さらに、上記実施例においては、パターン比較回路ＰＣ
ｏ−ＰＣ２）ｌにマスクパターンを格納するマスクパタ
ーン用シフトレジスタ３６及びＡＮＤ回路回路−１〜Ａ
２４を設けた場合について説明したが、これらを省略す
るようにしてもよい。

またさらに、上記実施例においては、ＣＣＤラインセン
サ１３のＸ軸座標及びＹ軸座標をロークリエンコーダ７
及び１８によって検出する場合について説明したが、こ
れに限らず走査テーブル２及び移動テーブル１１と固定
部との間にマグネットスケール等の位置検出器を設け、
これらによってＣＣＤラインセンサ１３の位置座標を検
出するようにしてもよい。

〔発明の効果〕

以上説明したように、本発明に係るパターン検査装置に
よれば、被検査体の単位パターンを撮像手段で読取って
、２次元的な単位パターン記憶手段に記憶し、この単位
パターン記憶手段に記憶された単位パターンと、マツチ
ングパターン記憶手段に予め設定された単位パターンに
対応するマッチングパターン及びこれに対してずれた複
数のマツチングパターンとをビット対応で比較してその
差異数を加算手段で加算し、最小値検出手段で、各加算
手段の最小値を検出し、この最小値を欠陥データとして
出力するように構成したので、単位パターンと例えば傾
角の異なる複数のマツチングパターンとを比較すること
により、撮像手段で読取った単位パターンが正規のマツ
チングパターンに対して傾きや大きさが異なる場合であ
っても、これらを補正することなく、比較することがで
き、比較処理を迅速に行うことができると共に、高精度
の欠陥検査を行うことができる効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す外観斜視図、第２図は
制御装置の一例を示すブロック図、第３図は単位パター
ン、マツチングパターン及びマスクパターンの説明に供
する説明図である。 図中、１は基板、２は走査テーブル、３は単位パターン
、４はシャドウマスク（被検査体）、５は駆動モータ、
７．１８はエンコーダ、１１．１２は移動テーブル、１
３はＣＣＤラインセンサ、１４は駆動モータ、２０はモ
ータ駆動制御装置、２１はパターン検査制御装置、３０
はタイミング信号発生回路、３２は２値化回路、３３は
シフトレジスタ群、Ｐ　Ｃ。”＝　Ｐ　Ｃｚｓはパター
ン比較回路、３４は単位パターン記憶用シフトレジスタ
、３５はマツチングパターン記憶用シフトレジスタ、３
６はマスクパターン記憶用シフトレジスタ、Ｅ。 〜Ｅ、。２４はＥＸ−ＯＲ回路、Ａ１−Ａ１゜２４はＡ
ＮＤ回路、４０は最小値検出回路、４１はＦＩＦＯメモ
リ、４２は比較回路、４３は設定器、４４はχ座標カウ
ンタ、４５はＹ座標カウンタである。

Claims (1)

【特許請求の範囲】
1. （１）単位パターンが変化しながら配列された周期性パ
   ターンを有する被検査体を載置する走査テーブルと撮像
   手段とを相対的に二次元方向に移動させて、前記撮像手
   段で前記単位パターンを読取り、該読取った単位パター
   ンデータと予め入力されたマッチングパターンデータと
   をパターン比較手段で比較して前記被検査パターンの欠
   陥を判定するパターン検査装置において、前記撮像手段
   から出力される単位パターンデータを２値化して２次元
   的な単位パターン領域に記憶する単位パターン記憶手段
   と、前記マッチングパターンデータ及びこれに対してず
   れた複数のマッチングパターンデータを前記単位パター
   ン領域に対応するマッチングパターン領域に記憶するマ
   ツチングパターン記憶手段と、前記単位パターン記憶手
   段に格納されている単位パターンと前記マッチングパタ
   ーン記憶手段の各マッチングパターンデータとをビット
   対応で比較してその差異数を各マッチングパターン領域
   毎に加算する加算手段と、該加算手段の各マッチングパ
   ターン領域毎の加算値の最小値を検出する最小値検出手
   段と、該最小値検出手段で検出されたマッチングパター
   ン領域に対応する前記加算手段の加算値を欠陥データと
   して出力する欠陥データ出力手段とを備えたことを特徴
   とするパターン検査装置。