JPH0486132A

JPH0486132A - スペクトル拡散通信方式及びその通信システム

Info

Publication number: JPH0486132A
Application number: JP2199328A
Authority: JP
Inventors: Kaoru Endo; 馨遠藤; Soichi Tsumura; 聡一津村; Naomichi Takahashi; 直道高橋
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1990-07-30
Filing date: 1990-07-30
Publication date: 1992-03-18
Anticipated expiration: 2013-07-23
Also published as: JP2779047B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野）本発明は、ホームハスシステムなどに利用されるスペク
トル拡散（ＳＳ）ｉｌ信方式とその通信システムに関す
るものである。（従来の技術）最近、家庭内にホームバスシステムを構築する計画が進
められている。このホームバスシステムは、家庭内の各
所に散在して設置されているＡＶ機器などの電子装置を
電灯線で接続し、屋内の特定の箇所や屋外の電話機など
から制御コマンドを投入することにより電子装置を遠隔
制御するものである。このようなホームハスシステムでは、雑音の影響を受け
やすい電灯線を伝送路として利用するため、雑音に強い
スペクトル拡散（Ｓ　Ｓ）通信方式の採用が予定されて
いる。このスペクトル拡散通信方式は、所定の疑似雑音符号列
（ＰＮ符号列）を送信データで変調して送信し、受信側
では上記ＰＮ符号列と同一のＰＮ符号列と受信信号との
相関を検出することにより復調する構成となっている。このスペクトル拡散方式の詳細については、必要に応じ
て、「エレクトロニクス　昭和５４年５月号ｐｐ４８１
〜４９２　Ｊに掲載された“スペクトラム拡散通信方式
−その原理と応用−”と題する横島による論文や、［電
子通信字詰　Ｖｏｌ、６５．Ｎｏ、９　、　Ｎｏ、１０
　（９，１０／　’８２）　Ｊに連載された“スペクト
ル拡散（ＳＳ）通信方式とその適用分野（１）、　　（
Ｕ・完〕　”と題する角用らによる論文などを参照され
たい。このスペクトル拡散通信方式は、雑音に強いという利点
に加えて、変調に用いたＰＮ符号列を知らないと復調で
きないことから機密保持が必要な秘話通信方式などとし
ても利用されている。（発明が解決しようとする課題）上記従来のスペクトル拡散通信方式では、種々するとい
う点では共通している。このため、符号伝送速度はＰＮ
符号列の長さによる制限を受けることになる。一方、雑
音の影響を軽減したり秘話性を持たせたりするうえでＰ
Ｎ符号列の短縮には限界がある。すなわち、従来のスペクトル拡散通信方式によれば、雑
音の影響を軽減しあるいは秘話性を保持つつ符号伝送速
度を高めることには限界がある。（課題を解決するための手段）本発明のスペクトル拡散通信方式によれば、送信側では
所定の時間間隔Ｔで配列される２＋Ｍ信号列から成る送
信データが隣接するｎ個のビット（ｎは２以上の自然数
）のビット群に区切られ、各ビット群に含まれるｎ個の
ビットの２″種類の２値状態の組合せに応じてＰＮ符号
列がＬ記時間間隔Ｔの２ｍ倍（ｍはＯから２″−１まで
又は０から２″までの整数）ずつ遅延され、この遅延さ
れたＰＮ符号列どうしが加算されて伝送路に送出される
。一方、受信側では、受信データと前記ＰＮ符号列との相
関が検出されて相関検出パルスが発生され、この相関検
出パルス列の間隔に基づき送信対象の２値信号が復調さ
れる。上記構成の本発明によれば、符号伝送速度が従来の数倍
以上に高められる。また、本箱２の発明によれば、上記スペクトル拡散通信
方式を適用するための通信システムが捉供される。以下、本発明の作用を実施例と共に詳細に説明する。（実施例）第１図と第２図は、本発明の一実施例のスペクトル拡散
通信方式を適用する通信システムの送信側装置と受信側
装置の構成を示すブロック図である。第１図の送信側装置において、１１は送信対象の２値信
号の入力端子、１１はＰＮ符号列発生回路、１２はエン
コーダ、１３はバッファ回路、１４ａ−１４ｃは遅延回
路、１５２〜１５ｄはスイッチ回路、１６はアナログ加
算回路、１７は送信回路、０．は伝送路に連なる出力端
子である。第２図の受信側装置において、Ｉ２は伝送路に連なる入
力端子、２１は受信回路、２２は相関検出回路、２３は
パルス整形回路、２４はデコーダ、２５は同期検出回路
、２６はバッファ回路、０□は復調データの出力端子で
ある。上記送信側装置と受信側装置の動作を第３図の波形図を
参照しながら説明する。ＰＮ符号列発生回路１１では、縦列接続されたｐ段のシ
フトレジスタと排他的論理和回路との組合せによって（
２”−１）ビットのＭ系列符号が発生され、ＰＮ符号列
ＰＮｏ。として出力される。典型的な一例として、ｐは８で、ＰＮ符号列の全ビット
数は２５５である。一方、送信側装置の入力端子［、に
は、一定の時間間隔Ｔで配列された２値信号列から成る
送信データＤが出現する。この送信データＤは、バッフ
ァ回路１３による緩衝を受けながらエンコーダ１２に供
給される。エンコーダ１２は、送信データＤを、それぞ
れが隣接２ビツトから成るビット群（以下「ダイビット
」と称する）に区切り、各ダイビットに含まれる２ビツ
トの４種類の２値状態の組合せ「００」ｒｏｌＪ、ｒｌ
ＯＪ、　　ｒｌｌＪに応じて、４個の圧力端子のそれぞ
れにハイ信号を出力する。この４個の出力端子のハイ信
号は、４個のスイッチ回路１５ａ、１５ｂ、１５ｃ、１
５ｄの制御入力端子に供給され、対応のスイッチ回路の
入力端子と出力端子の間を導通させる。これらスイッチ回路１５２〜１５ｄの入力端子には、Ｐ
Ｎ符号列発生回路１１から出力されるＰＮ符号列ＰＮｏ
。がそのまま、あるいは遅延回路１４ａ、１４ｂ、１４
ｃにおいてそれぞれ２Ｔずつの遅延を受けたＰＮ符号列
Ｐ　Ｎ　ｏ＋　、　　Ｐ　Ｎ　＋。、ＰＮｚとなって供
給される。これらのＰＮ符号列ＰＮ、。〜Ｐ　Ｎ、、は、エンコーダ１２の出力に応じて選択的
に２１Ｌ通するスイッチ回路１５ａ〜１５ｄの出力端子
を経てアナログ加算回路１７の４個の入力端子のそれぞ
れに供給され、相互に加算されて送信データＤ°　とな
る。この送信データＤ′は、位相のずれた４個のＰＮ符
号列がアナログ加算されたものであり、最大レベルは〔
４〕で最小レベルは

〔０〕となる。この送信データＤ°
は、送信回路１７において、増幅、波形等化、レベル変
換、周波数変換などを受けることにより伝送に適した適
宜な形式の信号に変換され、出力端子０．を経て伝送路
に送出される。伝送路を通った送信信号は、第２図の受信側装置の入力
端子１ｔを経て受信回路２１に入力し、ここで、増幅、
波形等化、レベル変換、周波数変換などを受け、送信デ
ータＤ゛が雑音の重畳と伝送歪みを受けた受信データＲ
に復元され、相関検出回路２２に供給される。相関検出
回路２２では、受信データＲと変調に使用されたＰＮ符
号列との相関が検出され、相関検出パルスが発生される
。この相関検出回路２２は、第４図のブロック図に示すよ
うに、２値化回路２２１．シフトレジスタ２２２、レジ
スタ２２３、排他的論理和回路２２３ａ、２２３ｂ、２
２３ｃｍ＝・、加算回路２２４及び演算回路２２５から
構成されている。入力端子ＩＮに供給される受信データＲは、２値化回路
２２１において所定の閾値との比較により２値信号に変
換され、ＰＮ符号列のビット周期に等しいクロック信号
ＣＫに同期してシフトレジスタ２２２にシフトインされ
る。このシフトレジスタ２２２は、送信データの変調に
使用されたＰＮ符号列のビット数と同一の縦列段数を有
するフリップフロップ群で構成されている。一方、縦列
接続されたフリップフロップ群で構成されるレジスタ２
２３には送信データの変調に使用されたものと同一のＰ
Ｎ符号列が保持されている。排他的論理和回路２２３ａ
、２２３ｂ、２２３ｃ・−−は、シフトレジスタ２２２
で１ビツト分のシフトが行われるたびにその各段のビッ
トとレジスタ２２３内の対応のビットとを照合し、照合
一致の場合のみハイ信号を出力する。加算回路２２４は
、各排他的論理和回路のハイ信号の総数を算定し、これ
を演）１：ｒｉｉｌ路２２５の一方の入力端子に供給す
る。演算回路２２５は、加算回路２２４から出力される
照合一致の総数から相関値を算定し、これが所定値を超
えると照合検出を丞すハイ信号を出力端ＰｏｕＴに出力
する。第５図は、上記相関値とＴＩ）　Ｎ符号列どうしの位相
差との関係を説明するだめの特性図である。図中、横軸
はＰＮ符号列どうしの位相差であり、縦軸は各位相差に
おける相関値（一致個数と不一致個数の差）である。受
信データＲがＰＮｏｏ〜ＰＮ、。のいずれか一つのＰＮ符号列のみから成る場合には、第
５図（Ａ）に示すように、位相差ゼロのとき自己相関値
は（２”−１＞となり、位相差が１ビット以上であれば
この位相差とは無関係に自己相関値は−１となる。この実施例では、実際の受信データＲは互いに位相のず
れた４個のＰＮ符号列ＰＮ、。〜ＰＮ、、が合成され２
稙化されたものとなついる。この場合、相関特性は第５
図（Ｂ）に示すように、同図（Ａ、）の曲線を３だけ下
方にシフトしたものとなる。すなわち、受信データＲに
含まれる一つのＰＮ符号列、例えばＰＮ、。に着目すれ
ば、他の三つのＰＮ符号列ＰＮｏ＋〜ＰＮｚはこれに重
畳される妨害信号となる。ただし、これらの妨害信号は
着目するＰＮ符号列ＰＮ、。とは全く無関係の雑音成分
ではなく、着目するＰＮ符号列ＰＮ、。とは位相差を有
するもののビット配列は同一という関係を有している。従って、これら三つの妨害信号は、着目するＰＮ符号列
ＰＮｏａの自己相関値、すなわち一致個数と不一致個数
の差をそれぞれ１ずつ、合計３だけ低下させることにな
る。他の三つのＰＮ符号列ＰＮｏ、−ＰＮ、、の一つに
着目した場合も同様である。このように、４個のＰＮ符号列ＰＮ、、−ＰＮ、。が合成され２値化された受信データＲでは、相関曲線の
シフトが生しるものの、相関検出に必要な急峻なピーク
特性は保存される。従って、ピーク検出のための闇値を
３だけ下方にシフトさせることにより、従来のものと回
−の精廣で相関を検出できる。以１−のことから、受信信号Ｒ中に含まれている４個の
ＰＮ符号列ＰＮ０゜〜ＰＮｚの最終ビットが相関検出回
路２２に入力するたびに、この相関検出回路２２から急
峻な相関検出パルスＰが出力される。第３図の例では、
受信信号Ｒの先頭部分には４個のＰＮ符号列がＰ　Ｎｅ
ｏ、　　Ｐ　Ｎ６１．　　Ｐ　Ｎ　＋。ＰＮ、の順に含まれているので、これらのＰＮ符号列の
時間差（位相差）に等しい２Ｔの間隔で相関検出パルス
が出力される。これを逆にたどれば、２Ｔの時間間隔の
相関検出パルスが出現することから受信信号Ｒには２Ｔ
ずつの位相差を有する４個のＰＮ符号列ＰＮ０゜〜Ｐ　
Ｎ、、が同順に含まれていること、従って、送信側から
４個のダイビット（００）、　　（０１）、　　（１０
）、　　（１１）が同ζ頃に送出されてきたことを知る
ことができる。すなわち、第６図の状態遷移図を参照すれば、直前に受
信したダイビットが（００１である場合において、次の
相関検出パルスＰがそれぞれ２Ｔ４Ｔ、６Ｔ遅れて出現
すれば、同１１１ｉにダイビット［０１）、　　［１０
）、　　（ＩＮが復調される。また、次の相関検出パル
スが８Ｔ遅れて出現すれば、同一のダイビット（００）
が復調される。直前に受信したダイビットが（０１）、
　　（１０）、　　（１１〕の場合も同様に、次の相関
検出パルスＰの出現までの時間間隔が２Ｔであれば隣接
する次のダイビットが、４Ｔであれば一つ跳ばした二つ
目のダイビットが、６Ｔであれば二つ跳ばした三つ目の
ダイビットが復調される。また、この時間間隔が８Ｔで
あれば同一のダイビットが復調される。従って、先頭のダイビットが定まれば、相関検出パルス
Ｐの時間間隔に基づき後続のダイビットが次々に決定で
きる。この先頭のダイビットの定め方については、種々
の手法が考えられる。この定型的な一例として、特定の
ダイビット（例えば（００））を必ずダイビット列の先
頭に送出するという規則を設ければよい。第７図は、第２図のデコーダ２４の構成の一例を示すブ
ロック図であり、ｉｌは波形整形済みの相関検出パルス
ａの入力端子、１２は同期検出パルスの入力端子、ＣＰ
はゲートパルス発生回路、ＤＴ、ｌ〜Ｄ　Ｌ　４は２Ｔ
遅延回路、Ａ１−Ａ４は２人カアンドゲート、Ｆ１〜Ｆ
４はＲＳフリップフロップ、Ｆ６〜Ｆ８はＤフリップフ
ロップ、ＭはＲＯＭ、ｏ　ｌ、、ｏ　２は復調データの
出力端子、０３デ一タクロツク信号ＤＣＫの出力端子で
ある。入力端子１２には同期検出回路２５から受信データの先
頭が出現したこと示す同期検出パルスが供給され、これ
がオアゲート０２を通してゲートパルス発生回路ＧＰを
起動する。起動されたゲートパルス発生回路ＣＰは、相
関検出パルスａの位相の揺らぎを吸収するためにこれよ
りも少し幅の広いゲートパルスを発生する。このゲート
パルスは、２Ｔ遅延回路ＤＬＩ〜ＤＬ４で順次２Ｔずつ
の遅延を受けながら、アンドゲートＡｌ〜Ａ４の一方の
入力端子に供給される。これらアンドゲートＡｌ〜Ａ４
の他方の入力端子には、入力端子１１から整形済みの相
関検出パルスａが供給される。従って、この相関検出パルスａと直前の同期検出検出パ
ルスとの時間間隔が２Ｔ、４Ｔ、６Ｔ、８Ｔのいずれに
該当するかに応して、アンドゲートＡ１〜Ａ４の出力が
一つだけハイに立上がり、対応のフリップフロップＦ１
〜Ｆ４が一つだけセットされる。フリップフロップＦ１〜Ｆ４の出力は、アドレス信号の
一部としてＲＯＭ（Ｍ）のアドレス入力端子に供給され
る。ＲＯＭ（Ｍ）の残り２個のアドレス入力端子には、
ＲＯＭ　（Ｍ）から出力されるダイビット（ＤＩ、Ｄ２
）を保持するＤフリップフロップＦ６．ＦＴの出力が供
給される。繁雑化を避けるうえで図示は省略されている
が、これらＤフリップフロップＦ６．ＦＴは入力端子１
２に出現する同期検出パルスによってリセットされ、そ
れぞれの出力は初期（ｉｏに設定されている。方、フリップフロップＦ１〜Ｆ４の出力はオアゲート０
１を経てＤフリップフロップＦ５に供給され、２Ｔより
も十分短い周期のクロック信号ｃｋの立上がりに同期し
てこれに保持される。従って、フリップフロップＦ１〜
Ｆ４の出力が一つでもハイに立上がると、その直後のク
ロック信号ｃｋの立上がりに同期してフリップフロップ
Ｆ５の出力がハイに立上がる。このハイへの立上がりは
ＲＯＭ　（Ｍ）に対するチップセレクト信号となり、Ｒ
ＯＭ　（Ｍ）に保持中のダイビットが読出される。この読出されたダイビット　（ＤＩ、Ｄ２）は、クロッ
ク信号ｃｋの次の立上がりに同期してＤフリップフロッ
プＦ６．ＦＴに保持され、復調データとして出力端子ｏ
１．ｏ２を経て第２図のバッファ回路２６に供給される
と共に、ＲＯＭ　（Ｍ）のアドレス入力端子に帰還され
る。ＤフリップフロップＦ５のハイ出力は、クロック信
号ｃｋの次の立上がりに同期して後段のＤフリップフロ
ップＦ８に保持され、オアゲート０２を介してゲートパ
ルス発生回路ＧＰを起動する。これと同時に、フリップ
フロップＦ１〜Ｆ４がリセットされ、初期状態に復帰す
る。これに伴い、ＤフリップフロップＦ５．Ｆ８の出力
も順次ローに立下がる。フリップフロップＦ５から出力
されるパルス状のハイ信号は、データクロック信号ＤＣ
Ｋとして出力端子０３を経て第２図のバッファ回路２６
に供給される。出力端子０２からバッファ回路２６に供給されるデータ
クロック信号ＤＣＫの間隔は相関検出パルスａの間隔と
同一であり、ダイビットの配列パターンに応じて２Ｔ、
４Ｔ、６Ｔ又は８Ｔと変化する。バッファ回路２５は、
このデータクロック信号ＤＣＫを受けるたびに、出力端
子ｏ１．ｏ２から出力されるダイビット（Ｄｌ、Ｄ２）
を書込むと共に、これら書込み済みのダイビットを一定
速度で読出すことにより、所定周期のダイビットに変換
する。この所定周期のダイビットは、並列／直列変換を
受けて原点列データに復元される。第８図は、第２図の同期検出回路２５の構成の一例を示
すブロック図であり、２５１は９Ｔタイマ、２５２，２
５３は論理ゲート、２５４はフリップフロップである。第９図は、第２図のデコーダ２４の他の構成の一例を示
すブロック図であり、２４１ａ〜２４１ｅは論理ゲート
、２４２ａ〜２４２Ｃは遅延回路、２４３ａ、２４３ｂ
は分周回路、２４４は２進カウンタ、２４５は２Ｔタイ
マ、２４６はシフトレジスタである。上記第８図と第９図の動作を第１０図の波形図を参照し
ながら説明する。送信側からは、送信データの開始を示す同期信号とし５
てダイビット〔００）が２個連続して送信されてくる。これに伴い、８Ｔの間隔をおいて２個の相関検出パルス
Ｐとその波形整形済みのパルスａとが出現する。同期検
出回路２５の９Ｔタイ”７２５１は、波形整形済みの相
関検出パルスａを受けるたびに９Ｔの期間にわたって出
力すをハイに立上げる。この出力すがハイ状態にある期
間内はパルスａがアンドゲート２５２を通りパルスＣと
し７てフリップフロップ２５４０セツト入力端子Ｓに供
給され、フリップフロップ２５４から出力される同期検
出信号ｅが同期検出状態を示すハイ状態に保たれる。この同期検出信号ｅは、第９図のデコーダ２４の入力端
子１２を経てＴ遅延回路２４２ａに供給され、ここで時
間Ｔの遅延を受けることにより信号ｆとなって２進カウ
ンタ２４４のリセット端子Ｒに供給され、これをリセッ
トする。この２進カウンタ２４４のカウント・値の下位
ビ・ノドＱ２と上位ビットＱ１は、それぞれ３段構成の
シフトレジスタ２４６の初段のフリップフロ、ブＦ／Ｆ
　Ｉと２段目のＦ／Ｆ２とにロード値として供給される
。一方、デコーダ２４０入力端子１１に供給される相関検
出パルスａは、アンドゲート２４１ａにおいて同期検出
信号ｅによってゲートされ、ノアゲート２４１ｂとナン
トゲート２４１Ｃの一方の入力端子に供給される。ノア
ゲート２４１ｂからは、信号ｆのハイの立上がり期間に
わたって原則的にハイに立上がると共に、この期間内に
信号ａがハイに立上がると時間Ｔだけ遅れてローに立下
がる信号ｇが出力される。この信号８の立下がりエツジ
によって、２進カウンタ２４４の下位ビットＱ２と上位
ビットＱ１がシフトレジスタ２４６のフリップフロップ
Ｆ／Ｆ　１とＦ／Ｆ２にロードされる。また、この信号ｇの立下がりエツジに同期して、入力端
子ｉ３から供給されるクロック信号１６Ｃｋを受ける８
分周回路２４３ａとその後段の２分周回路２４３ｂがリ
セットされる。２分周回路２４３ｂから出力されるクロ
ック信号ｅｋは、２進カウンタ２４４のクロック入力端
子に供給される。一方、′ｒ遅延回路２４２Ｃの出力と２Ｔ遅延回路２４
２ｂの出力を受けるナントゲート２４１Ｃから出力され
る信号りは２Ｔタイマ２４５に供給され、ここで２Ｔの
期間にわたってハイに立上がる信号ｉが発生される。こ
の信号ｉと８分周回路２４３ａから出力れるクロック信
号２０にとを受けるアンドゲート２４１ｅからはデータ
クロック信号ＤＣＫが出力される。このデータクロック
信号ＤＣＫは、シフトレジスタ２４６にシフトパルスと
して供給されると共に、出力端子０２を介して第２図の
バ・ノファ回路２６と出力端子０４とに供給される。シフトレジスタ２４６のフリップフロップＦ／Ｆ１とＦ
／Ｆ２には、信号ｇの立下がりエツジに同期して２進カ
ウンタ２４４の下位ビットＱ２と上位ビットＱ　＋　が
ロードされると共に、それぞれの保持データがデータク
ロック信号ＤＣＫの立上がりエツジに同期して後段のフ
リップフロップにシフトされる。第１０図の例では、連続する２個のダイビット

〔００〕
の変調信号による同期信号に続いてダイビット〔０１〕
の変調信号が送出されてくる。これに伴い、信号ｇが最
初の立」二かり時点から２Ｔ遅れてローに立下がり、こ
の立下がりエツジに同期してフリップフロップＦ／Ｆ　
１とＦ／Ｆ２のそれぞれに２進カウンタ２４４のカウン
ト値の下位ビットＣｈ　　（−“１”）と上位ビットＱ
、　　（＝“０”）が保持される。フリップフロップＦ
／Ｆ　２に保持されたト位ピッ）　Ｑ　＋　は最初のデ
ータクロック信号ＤＣＫの立上がりに同期して最終段の
フリップフロップＦ／Ｆ　３にシフトインされる。また
、初段のフリップフロップＦ／Ｆ　１に保持された下位
ビ・ノドＱ２は、データクロック信号ＤＣＫの最初の立
下がりエツジに同期して２段目のフリツブフロップＦ／
Ｆ２にシフトインされ、更にデータクロツタ信号ＤＣＫ
の次の立下がりに同期して最終段のフリップフロップＦ
／Ｆ　３にシフトインされる。この結果、最終段のフリ
ップフロップＦ／Ｆ３から最初の復調データであるダイ
ビ・ソト（ＱＩ　Ｑｚ　）　＝　［０１）が出力される
。続いて、送出されてくるダイビア）（１１）の変調デー
タによって２Ｔ時間後に信号ｇが再びローに立下がり、
これに同期して復調フリップフロップＦ／Ｆ　１とＦ／
Ｆ２のそれぞれに２進カウンタ２４４の下位ピッ）ＱＺ
（”“１”）と上位ビットＱ、　（＝“１″）が保持さ
れる。フリップフロップＦ／Ｆ２に保持された上位ビッ
トＱＩは次のデータクロック信号ＤＣＫの立上がりに同
期して最終段のフリップフロップＦ／Ｆ　２にシフトア
ウトされる。一方、初段のフリップフロップＦ／Ｆ１に
保持された下位ビットＱ２は、この直後のデータクロツ
タ信号ＤＣＫの立上がりに同期してフリップフロップＦ
／Ｆ　２にシフトインされ、更に次のデータクロック信
号ＤＣＫの立上がりエツジに同期して最終段のフリップ
フロップＦ／Ｆ　３にシフトインされる。この結果、最
終段のフリップフロップＦ／Ｆ３から２番目の復調デー
タであるダイビットＣＱ＋　Ｑｔ　）　−（１１）が出
力される。以下同様にして、同期検出期間内に出現する相関検出パ
ルスの時間間隔に応じて値のビット（ＱＩＱＸ）がフリ
ップフロップＦ／Ｆ　２とＦ／Ｆ　１にロードされ、順
次フリップフロップＦ／Ｆ３にシフトインされることに
よりダイビットの復調が行われる。この復調データの長
さは復調結果に応じて変化する。このため、後段のバッ
ファ回路２６（第２図）において、データクロック信号
ＤＣＫに基づき復調データの長さが所定値に調えられる
。以上、受信側装置におけるデコード方法を二つほど例示
した。しかしながら、このデコードについてはプロセッ
サによるソフトウェア処理など他の適宜な方法を採用す
ることもできる。また′、送信データの先頭のダイビットを決定するため
に送信データの先頭に同期信号を付加して送出する構成
を例示した。しかしながら、そのような同期信号を付加
せずにデータを送出し、受信側では先頭の復調データに
対し適宜なダイビットを暫定的に割り当てておき、これ
と後続のデータを含む一連のデータ群が有為なものとな
るように、最終的なダイビットを決定する構成とするこ
ともできる。また、各ダイビットが取り得る４種類の２値状態の組合
せに応じてＰＮ符号列を２Ｔ、４Ｔ、６Ｔ又は８Ｔずつ
遅延させたものを送信側でアナログ加算して送出し、受
信側で２値化したのち相関検出を行う構成を例示した。しかしながら、遅延されたＰＮ符号列をアナログ加算し
たのち２値化した信号や、遅延されたＰＮ符号列の論理
和によって作成した２値信号を送信すると共に、受信側
ではこの２値信号をそのまま、あるいは波形整形のため
２値化したのち相関検出を行う構成とすることもできる
。さらに、送信データをダイビットに区切り、各ダイビッ
トが取り得る４種類の２値状態の組合せに応じてＰＮ符
号列を２Ｔ、４Ｔ、６Ｔ又は８Ｔずつ遅延させたものを
加算して送出する構成を例示した。しかしながら、送信データを隣接３ビツトずつのトリビ
ットに区切り、各トリビットが取り得る８種類の２値状
態の組合せに応じてＰＮ符号列を３Ｔ、６Ｔ、９Ｔ、１
２Ｔ、１５Ｔ、１８Ｔ、２１Ｔ又は２４Ｔずつ遅延させ
たものを加算して送出する構成を採用することもできる
。一般には、所定の時間間隔Ｔで配列される２値信号列か
ら成る送信データを隣接するｎ個のビット（ｎは２以上
の自然数）のビット群に区切り、各ビット群に含まれる
ｎ個のビットの２”種類の２値状態の組合せに応じてＰ
Ｎ符号列を前記時間間隔Ｔの２ｍ倍（ｍは０から２ｎ−
１まで又は１から２″までの整数）ずつ遅延させ、この
遅延されたＰＮ符号列どうしを加算して送出する構成と
することができる。（発明の効果）本発明のスペクトル拡散通信方式は上述したような構成
であるから、雑音の影響を軽減しつつあるいは秘話性を
保持しつつ符号伝送速度を従来の数倍以上に高めること
ができる。すなわち、本発明による符号伝送速度は送信データのビ
ットパターンに依存して変動するが、その平均的な値は
従来の数倍程度に高められる。例えば、上述したダイビットを用いる場合において、各
ダイビットが第３図の送信データＤの最初の部分に示す
ように（００）、　　（０１）、　　（１０〕、　　Ｃ
ｏｏ）のように配列されていれば、ＰＮ符号列の１周期
の間に４個のダイビット、従って８ビツトのデータの送
出が可能となる。この場合の符号伝送速度は、ＰＮ符号
列の１周期ごとに１ビツトのデータを送出する従来方式
に比べて、８倍に向上する。上記ダイビットを用いる場
合においで符号伝送速度が最低となるのは、同一のダイ
ビットを連続して送出する場合である。この場合、ＰＮ
符号列の１周期で送出可能なダイビットは１個（２ビツ
ト）となり、符号伝送速度は、従来方式の２倍に留まる
。一般的には、符号パターンと相関検出パルスの間隔は第
６図に示すような関係となり、相関検出パルスの間隔が
２Ｔ、４Ｔ、６Ｔ、８Ｔのいずれであるかに応じて、符
号伝送速度は同順に従来方式の８倍、４倍、８／３倍、
２倍となる。符号パターンが全く無作為的であれば、そ
の平均的な符号伝送速度は、１記倍率８倍、４倍、８／
３倍。２倍の単純平均値である４倍強となる。以−Ｌはダイビットを用いた場合であるが、トリビット
など更に多数のビットを含むビット群に群分けすること
により伝送速度は更に向上する。

【図面の簡単な説明】第１図は本発明の一実施例に係わるスペクトル拡散通信
方式を適用する通信システムの送信側装置の構成の一例
を示すブロック図、第２図は上記通信システムの受信側
装置の構成の一例を示すブロック図、第３図は第１図と
第２図の装置の動作を説明するための波形図、第４図は
第２図の相関検出回路２２の構成を例示するブロック図
、第５図は第４図の相関検出回路の動作を説明するため
の特性図、第６図は第２図のデコーダ２４によるデコー
ドの原理を説明するための状態遷移図、第７図は第２図
のデコーダ２４の構成の一例を示すブロック図、第８図
は第２図の同期検出回路２５の構成を例示するブロック
図、第９図は第２図のデコーダ２４の他の構成例を示す
ブロック図、第１０図は第８図と第９図の回路の動作を
説明するための波形図である。第１図の送信側装置において； ■、・・・送信データＤの入力端子、１１・・・ＰＮ符
号列発生回路、１２・・・エンコーダ、１３・・・バッ
ファ回路、１４ａ〜１４Ｃ・・・２Ｔ遅延回路、１５ａ
〜１５ｄ・・・スイッチ回路、１６・・・アナログ加算
回路、１７・・・送信回路、０１　・・・伝送路に連な
る出力端子、第２図の受信側装置においで；Ｉよ　・・・伝送路に連なる入力端子、２１・・・受信
回路、２２・・・相関検出回路、２３・・・パルス整形
回路、２４・・・デコーダ、２５・・・同期検出回路、
２６・・・バッファ回路、０２・・・復調データの出力
端子、第６図のデコーダにおいて、２２１・・・２イ直化回路、、２２２・・・シフトレジ
スタ、２２３・・・ＰＮ符号列を保持するレジスタ、２
２５・・・相関値に基づき相関検出パルスを発生する演
算回路、第７図において；ＧＰ・・・ゲートパルス発生回路、Ｄｌ、１〜ＤＬ　４
・・・２Ｔ遅延回路、Ｆ１〜Ｆ４・・・ＲＳフリップフ
ロップ、Ｆ５〜Ｆ８・・・Ｄフリップフロップ、Ｍ・・
・ダイビットビット保持用のＲＯＭ。第８図と第９図において：２５１・・・９Ｔタイマ、２５４・・・ＲＳフリップフ
ロップ、２４３ａ、２４３ｈ・・・クロック信号の分周
回路、２４４・・・２進カウンタ、２４６・・・３段構
成のシフトレジスタ、０１・・・復調データの出力端子
、０２・・・データクロック信号ＤＣＫの出力端子。ＯＺ　　　　ｚ　　　ＺＣＬ　　　　ａ　　　　Ｑ− 〔コ第図第図第第図図２〜　ｄ　ρ　ＬＩｖａＪ町

Claims

【特許請求の範囲】

（１）所定の時間間隔Ｔで配列される２値信号列から成
る送信データを隣接するｎ個のビット（ｎは２以上の自
然数）のビット群に区切り、各ビット群に含まれるｎ個
のビットの２＾ｎ種類の２値状態の組合せに応じてＰＮ
符号列を前記時間間隔Ｔの２ｍ倍（ｍは０から２＾ｎ−
１まで又は１から２＾ｎまでの整数）ずつ遅延させ、こ
の遅延されたＰＮ符号列どうしを加算して伝送路に送出
し、前記伝送路から受信した受信データと前記ＰＮ符号列と
の相関を検出して相関検出パルスを発生し、この相関検
出パルス列の間隔に基づき前記送信データを復調するこ
とを特徴とするスペクトル拡散通信方式。
（２）ＰＮ符号列発生回路、所定の時間間隔Ｔで配列さ
れる２値信号列から成る送信データを隣接ｎビット（ｎ
は２以上の自然数）の群に区切り各群に含まれるｎビッ
トの２＾ｎ種類の２値状態の組合せに応じて前記ＰＮ符
号発生回路で発生されたＰＮ符号列を前記時間間隔Ｔの
２ｍ倍（ｍは０から２＾ｎ−１まで又は１から２＾ｎま
での整数）ずつ遅延させる遅延回路、これらの遅延回路
で遅延されたＰＮ符号列どうしを加算する加算回路及び
この加算回路の出力を伝送路に送出する送信回路を備え
た送信側装置と、前記伝送路から信号を受信する受信回路、この受信デー
タと前記ＰＮ符号列との相関を検出し相関検出パルスを
発生する相関検出回路及びこの相関検出回路から出力さ
れる相関検出パルス列の間隔に基づき前記送信データを
復調するデコーダを備えた受信側装置とを備えたことを
特徴とするスペクトル拡散通信システム。
（３）前記送信側装置は、前記送信データの先頭に同期
信号を付加して送出する手段を備え、前記受信側装置は、前記同期信号を受信すると前記２＾
ｎ種類の２値状態の組合せのうち所定のものを受信した
状態に移行する手段を備えたことを特徴とする特許請求
の範囲第２項記載のスペクトル拡散通信システム。
（４）前記同期信号は、前記２＾ｎ種類の２値状態の組
合せのうち所定のものが２個連続した信号から成ること
を特徴とする特許請求の範囲第３項記載のスペクトル拡
散通信システム。