JPH0479407A - バイアス電流キャンセル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はバイポーラトランジスタを用いた増幅回路に関
し、特に入力回路からは給されるバイアス電流を極力少
なくした増幅回路のバイアス電流キャンセル回路に関す
る。

（従来の技術） 交流入力の電圧を測定する回路において用いられるバイ
ポーラトランジスタを使用した増幅回路では、バイアス
電流が必要であるが、電圧測定のためには被測定回路か
ら見た入力抵抗が大きい必要があり、被測定回路から流
れるバイアス電流を小さくして等価的に入力抵抗を大き
くする必要がある。従来、このように増幅回路に供給さ
れるバイアス電流を変化させないで、被測定回路から流
れるバイアス電流を小さくするためにバイアスキャンセ
ル回路が用いられている。この回路を第２図に示す。図
において、１は被測定回路における信号源で、この信号
源１の電圧を測定しようとするものである。Ｒｏは信号
源１の内部抵抗で、バイアス電流１１ｏによって電圧降
ドが生じ、直流的にオフセットされる。Ｑ、は信号［１
からの信号電圧を増幅するＮ　Ｐ　Ｎ　ｌ−ランジスタ
で、エミッタに定電流■８を流す定電流源２が接続され
、コレクタにはＮＰＮ　トランジスタＱ２のエミッタが
接続されている。ＰＮＰ　トランジスタＱ３とＱ４はカ
レントミラー回路を構成しており、トランジスタＱ３の
コレクタとベースはトランジスタＱ２のベースに、トラ
ンジスタＱ４のベースはトランジスタＱ２のベースに、
コレクタはトランジスタＱ、のベースに接続されている
。

上記の回路において、ＮＰＩ’１ランジスタのベース接
地電流増幅率をβ。、ＰＮＰトランジスタのベース接地
電流増幅率をβ、とする。先ず、トランジスタＱ１を通
常のエミッタフォロア回路として考えると、エミッタに
取り付けられた定電流源２により入力ベース電流ＩＢＩ
はＩＥ／（１，＋β。）だけ流れる。そこでここにトラ
ンジスタＱ２．Ｑ３．Ｑ４を追加し、先ずトランジスタ
Ｑ２でトランジスタＱ１のベース電流Ｉｎ＋と略等しい
ベース電流１．３２を取り出し、トランジスタＱ３とト
ランジスタＱ４で構成されたカレントミラー回路で、Ｉ
１１に非常に近い値の電流をトランジスタＱ４のコレク
タからトランジスタＱ１のベースに注入することにより
、必要なバイアス電流ＩＩ］Ｉに対し、見掛は上のバイ
アス電流Ｉ＋ａを減少させていた。

（発明が解決しようとする課題） この減少量を別箇すると以下に示すようになる。

１、−１旧−ＩＣ４ ＩＣ４−βｐｌＢ４ ＩＲ４″″ＩＩ（３１Ｃ４＝ＩＣ３ Ｉ　［１２＝　Ｉ　Ｃ３＋　Ｉ　１１３＋　Ｉ　Ｂ４−
１　ｃ４＋　２１１１４・・・　（１） １＋β、 ／９− ・・・　（３） （１）式、（３）式から Ｉ　Ｃ４−１１１２／　（１，＋ β。

（１＋βｏ）２ ２＋β。

・・・　（４） β、−５０．　　β。−１７０とすると、（２）式、（
４）式から Ｉ　Ｅ　−９，９０１Ｘ　１Ｏ−３Ｉ　ｐ１＋１７０ （１＋　１．００）２５（］＋　２ −９．４２１’ｉ　　Ｘ　ｌｌ］−’　１　’’、　Ｉ
　Ｉ−１ｒ＋＋−Ｉ　Ｃ４＝４．７５Ｘ　１７−月。

１１１、　　　　９．９０１ 即ち、見掛は上のバイアス電流Ｉ、。はバイアス電流１
１１１に対して４．８％の電流が流れることになる。こ
の見掛け」−のバイアス電流１１ｎによって被測定回路
は直流的なオフセットが残存することになり、測定上の
誤差となってしまう。

本発明は上記の点に鑑みてなされたもので、その目的は
、入力回路から流れ込むバイアス電流を極力少なくして
、バイアス電流による誤差を少なくする増幅回路のバイ
アス電流キャンセル回路を実現することにある。

（課題を解決するための１段） 前記の課題を解決する本発明は、増幅用の第１のトラン
ジスタによりその出力電圧が増幅される入力回路から前
記第１のトランジスタに供給するバイアス電流によって
前記入力回路が受けるオフセットを低減させるためのバ
イアス電流キャンセル回路であって、電源と前記第１の
トランジスタとの間にコレクタ・エミッタ経路を介在さ
せる第２のトランジスタと、該第２のトランジスタのベ
ース電流を入力とする第１カレントミラー回路と、該第
１カレントミラー回路の出力電流経路にコレクタ・エミ
ッタ経路を介（１，、させる第゛うのトランジスタと、
該第３のトランジスタのベース電流を入力とする第２カ
レンＩ・ミラー回路と、前記第１カレントミラー回路の
出力電流回路と前記第２カレントミラー回路の出力電流
回路を前記入力回路と前記第１のトランジスタとのバス
に接続する回路とで構成され、前記第１カレントミラー
回路は、ベース・コレクタ間が短絡接続された第４のト
ランジスタと、該第４のトランジスタのベース・エミッ
タ間電圧でベース・エミッタ間がバイアスされる第５の
トランジスタと、出力電流経路にエミツタ・コレクタ経
路が介在し、ベースが当該第１カレントミラー回路の入
力端と前記第５のトランジスタのコレクタとの接続点に
接続された第６のトランジスタとから成り、前記第２カ
レントミラー回路は、ベースコレクタ間が短絡接続され
た第７のトランジスタと、該第７のトランジスタのベー
ス・エミッタ間゛嘔圧でベース・エミッタ間がバイアス
された第８のトランジスタと、Ｌ１力電流経路にエミッ
タ・コレクタ経路が介在し、ベースが当該第２カレント
ミラー回路の入力端と前記第８のトランジスタのコレク
タとの接続点に接続された第９のトランジスタとから成
り、前記第３のトランジスタは前記第１カレントミラー
回路の前記第４のトランジスタと前記第６のトランジス
タの間にコレクタ・エミッタ経路を介在させていること
を特徴とするものである。

（作用） 第１カレントミラー回路への入力端子に基づく出力電流
により増幅用の第１のトランジスタべのバイアス電流を
供給し、第１力Ｉノントミラー回路の出力電流に基づく
第２カレン＋−ミラー回路への入力端子から、その出力
電流により第１のトランジスタに供給するバイアス電流
の不足量を更に供給して、バイアス電流によるオフセッ
トを補償する。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の回路図である。図において
、第２図と同等の部分には同一の符号をｆ１１シである
。図中、Ｑ１１はそのベースがＰＮＰＩ−ランジスタＱ
１２のベースに接続され、そのコレクタがトランジスタ
Ｑ２のベースに接続されているＰＮＰ　ｌ−ランジスタ
である。トランジスタＱ　１２のベースとコレクタは短
絡接続されている。Ｑ１４はトランジスタＱ１２のコレ
クタがＮＰＮ　ｌ・ランジスタＱ　＋４のコレクタ・ベ
ース経路を経てエミッタに接続されているＰＮＰ　ｌ・
ランジスタて、そのベスはトランジスタＱ　ｚのコレク
タとト・ランシスタＱ２のベースの接続部に接続され、
コレクタは信号源１とトランジスタＱ、のパスに接続さ
れている。１１はトランジスタＱ＋＋、）ランジスタＱ
１２、トランジスタＱＩ３により構成される第１カレン
トミラー回路で、第２図のバイアス電流キャンセル回路
に比べてトランジスタＱ　１３による帰還回路を設ける
ことにより、バイアス電流キャンセル効果を向上させて
いる。

Ｑ＋ｓはそのベースがトランジスタＱ　１６のベースに
接続され、そのコレクタがトランジスタＱ　１４のベー
スに接続されているＰＮＰ　トランジスタである。トラ
ンジスタＱ　１６のベースとコレクタは短絡接続されて
いる。Ｑ１７はトランジスタＱ　１６のベースとコレク
タの接続点にそのエミッタが接続され、ベースがトラン
ジスタＱＩ５のコレクタとトランジスタＱ＋４のベース
との接続点に接続されていて、コレクタが出力電流回路
となるＰＮＰ　）ランジスタである。１２はトランジス
タＱ１５　トランジスタＱＩ６．１’ランジスタＱ１７
とで構成されている第２カレントミラー回路で、各回路
に流れる電流は図示の通りである。

次に、上記のように構成された実施例の動作を説明する
。第１カレントミラー回路１１は第２図のカレントミラ
ー回路と同様にトランジスタＱ１２のコレクタからトラ
ンジスタＱ１のベースに１１１１に近い電流を注入する
のであるが、通称ウィルソン型と称せられる型式の第１
カレントミラー回路１１は第２図の回路と異なり、トラ
ンジスタＱ１２のベースからトランジスタＱ　＋＋のコ
レクタへの帰還回路に代って、トランジスタＱ　１３の
ベース電流１Ｂ＋３を帰還させることにより、キャンセ
ル電流Ｉ　Ｃ＋３の増大を旧っている。

更に、このキャンセル電流によっても尚残るバイアス電
流をキャンセルするために、前記のキャンセル電流に比
例する電流をトランジスタＱ１４に流してベース電流Ｉ
　１１１４を引くことにより、このベース電流Ｉ　８１
４を入力電流とする同様にウィルソン型と称せられる第
２カレントミラー回路１２を動作させてその出力電流に
よりトランジスタＱのバイアス電流１１１に対するキャ
ンセル電流の残りを補償して更にそのキャンセル効果を
高めている。

第１図の回路において、各電流値を別箇して、そのバイ
アス電流のキャンセル効果を求める。以下の＋１算にお
いて、ＮＰＮトランジスタのベース接地電流増幅率をβ
０、ＰＮＰトランジスタのベース接地電流増幅率をβ、
とし、各Ｎ　Ｐ　Ｎ　＋−ランジスタ及びＰＮＰ　）ラ
ンジスタの特性はすべて同一とする。

！　ｐ、　−ｃｏｎｓＬ Ｉ　Ｅ　＝　Ｉ　ｌ！１１Ｉ　Ｃ１−Ｉ　Ｉｌ１１β。

ＩＢ＋−１旧（１＋β、）　　　　　　・・・（６）β
、 １（＋＝　　　　　　　　ＩＥ−α。・ＩＥ１＋β。

又、Ｉ　Ｂ２−１　ｃ＋＋　　＋　Ｉ　Ｉｌｌ！　　　
　　−（８）Ｑｌｌ　　Ｑ１７のＶｌ［はカレントミラ
ー回路の特性により等しいので Ｉ　Ｃ＋２　”’　Ｉ　Ｃ１ｌ・　ＩＢ＋２″″ＩＢ目
ＩＣ１４””ＩＣ＋２４１１１２　＋ＩＢ＋−Ｉｃ＋　
＋　Ｉｎｚ　＋　Ｉｎ β。

β。

−Ｉｃ＋＋　　（１十 ・・・　（９） βい Ｉ　Ｅ＋４　−　Ｉ　ＣＩ４　　＋　Ｉ　Ｂ＋４””Ｉ
Ｃ＋４＋ 　Ｃ１４ β・ １＋β。

β・ 式から〕 ２−ト　β　。

１＋β。

■（１３ ＝β。

■旧３ βｎ 〔β。

／ （１＋β。） （ｌｒ１） 　ｃ （１＋β、） ２＋β。

β。

”ｌ１ｌ ２−ト　β　。

同様に、 式、 （１］）式から １１’１１４−１（ ＋ｌ１１１゜ ＩＣＩ　　＝ＩＣ ＝β。

Ｉ　Ｔｌｌ’ｉ ２トβ。

Ｉｌ］ｌ５＝ｒＦｌ ＩＣＩ３ ［１／ Ｉ　Ｐ＋７　−　Ｉ　Ｃ ＋ＩＩＩ　ｌ　６ ＋１１ｉｌ’ｉ −ＩＣ＋’３ （１−ト ２＋β、 β。

式を代入して、 （１＋ ・　Ｉ。

β。

β。

β。

β。

■（１５ （１＋β。） 弗　Ｉ　１１ ２＋β。

式、 （１７）式から ＩＣＩ４ ＝Ｉｎ＋７＋Ｉ（ １１１２＝　Ｉ　ＣＩ （１＋ １＋β。

２＋β。

β、 Ｃ ＋１／（１，＋ Ｉ　Ｃ＋７ 一β。

］　−ト　β　。

２Ｈ−β。

β、 ・　工。

式から （１５）式を 式に代入 ■旧。

＋１／（１十 β。

１＋β。

β・ β。

・・・　（１６） （１６）式、（７）式を（１３）式に代入Ｉｃ＋７＝（
βｐ／ｆ１．＋ ２＋β。

（１，／（１，−１− １＋β。

（１８）式に（１２）式、（１７）式を代入すればＩｌ
ｏが求められる。

今、β。＝＋００、β。−５０とすると、β、　　　１
７０ １＋β、　　１７１ （１２）式から β、 β・ β。

Ｒ７ （１＋βｎ）２ ・・・　（１７） ■　。

（１７）式から −９．９８１［ｔ６　　ｘｌＯ−５１Ｅ（１８）式から １１−（−（９，８９１４Ｘ１．Ｏ−３＋旧 ９．９８１７ＸｌＯ−５）　ｌ　　Ｉ　Ｅ−−９，０２
２８５ｘ　１７−５１　ｐ、　　　　　・・・　（１９
）となる。

以上の結果から、従来の回路では（５）式に示すように
ＩＦＩＩに対してＩｌｏは、４．８％であったか、本実
施例の回路では（１９）式から１１＝　　９．０２２６
５　　Ｘｌ０−５１Ｆ！＝−９，０２２８５ｘｌＯ−５
ｘ１７１　１　ｎ＝−０，００９１１３Ｉお。

である。

即ち、本実施例の回路ではニー。はＩ旧に対し０゜９１
１％となり、被測定回路を流れるバイアス電流は従来の
回路に対し０．１９％しか流れないことになり、本増幅
回路に接続される回路の出力インピーダンスによる誤差
や、出力電流による制約が低減し、良好な入力回路を構
成することができる。

尚、本発明は上記実施例に限定されるものではない。例
えば、実施例に用いたトランジスタはＰＮＰトランジス
タをＮＰＮ）ランジスタに、ＮＰＮトランジスタをＰＮ
Ｐトランジスタによって行うことができる。但し、回路
の接続の変更を伴うことになる。

（発明の効果） 以」−１詳細に説明したように本発明によれば、増幅回
路に接続される入力回路に流れるバイアス電流を約１１
５に減少させることができ、入力回路に対して影響の少
ない増幅回路を実現することができ、実用上の効果は大
きい。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、 第２図は従来の増幅回路の回路図である。 １・・・信号源　　　　　　　２・・・定電流源１１・
・・第１カレンＩ・ミラー回路 １２・・・第２カレントミラー回路 Ｑ１・増幅用Ｉ・ランジスタ Ｑ７．Ｑ１１、Ｑ、□、Ｑ１゜ Ｑ　ｌ’１１　　Ｑ＋ｑ＋　　Ｑ１１　Ｑ１７・・・Ｉ
・ランジスタＲ０・・・内部抵抗

Claims (1)

1. 【特許請求の範囲】 増幅用の第１のトランジスタ（Ｑ＿１）によりその出力
   電圧が増幅される入力回路から前記第１のトランジスタ
   （Ｑ＿１）に供給するバイアス電流によって前記入力回
   路が受けるオフセットを低減させるためのバイアス電流
   キャンセル回路であって、電源と前記第１のトランジス
   タ（Ｑ＿１）との間にコレクタ・エミッタ経路を介在さ
   せる第２のトランジスタ（Ｑ＿２）と、 該第２のトランジスタ（Ｑ＿２）のベース電流を入力と
   する第１カレントミラー回路（１１）と、該第１カレン
   トミラー回路（１１）の出力電流経路にコレクタ・エミ
   ッタ経路を介在させる第３のトランジスタ（Ｑ＿１＿４
   ）と、 該第３のトランジスタ（Ｑ＿１＿４）のベース電流を入
   力とする第２カレントミラー回路（１２）と、前記第１
   カレントミラー回路（１１）の出力電流回路と前記第２
   カレントミラー回路（１２）の出力電流回路を前記入力
   回路と前記第１のトランジスタ（Ｑ＿１）とのパスに接
   続する回路とで構成され、 前記第１カレントミラー回路（１１）は、ベース・コレ
   クタ間が短絡接続された第４のトランジスタ（Ｑ＿１＿
   ２）と、該第４のトランジスタ（Ｑ＿１＿２）のベース
   ・エミッタ間電圧でベース・エミッタ間がバイアスされ
   る第５のトランジスタ（Ｑ＿１＿１）と、出力電流経路
   にエミッタ・コレクタ経路が介在し、ベースが当該第１
   カレントミラー回路（１１）の入力端と前記第５のトラ
   ンジスタ（Ｑ＿１＿１）のコレクタとの接続点に接続さ
   れた第６のトランジスタ（Ｑ＿１＿３）とから成り、 前記第２カレントミラー回路（１２）は、ベースコレク
   タ間が短絡接続された第７のトランジスタ（Ｑ＿１＿６
   ）と、該第７のトランジスタ（Ｑ＿１＿６）のベース・
   エミッタ間電圧でベース・エミッタ間がバイアスされた
   第８のトランジスタ（Ｑ＿１＿５）と、出力電流経路に
   エミッタ・コレクタ経路が介在し、ベースが当該第２カ
   レントミラー回路（１２）の入力端と前記第８のトラン
   ジスタ（Ｑ＿１＿５）のコレクタとの接続点に接続され
   た第９のトランジスタ（Ｑ＿１＿７）とから成り、 前記第３のトランジスタ（Ｑ＿１＿４）は前記第１カレ
   ントミラー回路（１１）の前記第４のトランジスタ（Ｑ
   ＿１＿２）と前記第６のトランジスタ（Ｑ＿１＿３）の
   間にコレクタ・エミッタ経路を介在させていることを特
   徴とするバイアス電流キャンセル回路。