JPH0479182B2 - - Google Patents
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- JPH0479182B2 JPH0479182B2 JP56099285A JP9928581A JPH0479182B2 JP H0479182 B2 JPH0479182 B2 JP H0479182B2 JP 56099285 A JP56099285 A JP 56099285A JP 9928581 A JP9928581 A JP 9928581A JP H0479182 B2 JPH0479182 B2 JP H0479182B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- circuit
- data
- bit
- bit data
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 20
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は９ビツトデータ受信回路と９ビツトの
データよりデータ８ビツトパリテイ１ビツトが構
成されたデータ送信回路とを有するデータ伝送方
式に関する。更に説明を加えるならば、従来より
使用されているデータ８ビツト、パリテイ１ビツ
トを有する既設のデータ伝送回路にデータ９ビツ
トを伝送するデータ伝送方式である。
データよりデータ８ビツトパリテイ１ビツトが構
成されたデータ送信回路とを有するデータ伝送方
式に関する。更に説明を加えるならば、従来より
使用されているデータ８ビツト、パリテイ１ビツ
トを有する既設のデータ伝送回路にデータ９ビツ
トを伝送するデータ伝送方式である。
これらのデータ形式は第１図に示す如きデータ
が用いられている。即ち先頭にスタート信号Ｓ、
次にデータ８ビツト、次にパリテイ１ビツト（こ
れは１例としての位置を示す。）、後部に終了信号
が附されている。９ビツトデータにはパリテイが
除かれている。
が用いられている。即ち先頭にスタート信号Ｓ、
次にデータ８ビツト、次にパリテイ１ビツト（こ
れは１例としての位置を示す。）、後部に終了信号
が附されている。９ビツトデータにはパリテイが
除かれている。
上記のようなデータ形式を採用している８ビツ
トデータ伝送の従来例を第２図に示す。
トデータ伝送の従来例を第２図に示す。
図においてデータ端末１よりのデータは並直列
変換回路２より、第１図イに示す如きデータ８ビ
ツト、パリテイ１ビツトのデータが伝送路３を介
してデータ端末４の入力端子５に入力される。
変換回路２より、第１図イに示す如きデータ８ビ
ツト、パリテイ１ビツトのデータが伝送路３を介
してデータ端末４の入力端子５に入力される。
データ８ビツトは直並列変換回路７を経てパリ
テイ回路６でパリテイがチエツクされ、OKなら
ば夫々のデータは、デイスプレイ９或いはデータ
ライタ１０等に入力される。この間の制御はマイ
クロプロセツサ８（以下MPUと記す）によつて
行われている。
テイ回路６でパリテイがチエツクされ、OKなら
ば夫々のデータは、デイスプレイ９或いはデータ
ライタ１０等に入力される。この間の制御はマイ
クロプロセツサ８（以下MPUと記す）によつて
行われている。
最近、電子回路素子、わけてもトランジスタ、
IC等の信頼性が向上したため、これらを多く使
用しているデータ端末及びその機器の障害が減少
し、とりわけ並直列変換回路２、伝送路３、直並
列変換回路６間の障害が皆無に近い状態になつて
いる。
IC等の信頼性が向上したため、これらを多く使
用しているデータ端末及びその機器の障害が減少
し、とりわけ並直列変換回路２、伝送路３、直並
列変換回路６間の障害が皆無に近い状態になつて
いる。
一方データ端末よりデータ機器に送るデータ容
量は増大する傾向にある。以上の点に鑑み前記並
直列変換回路２、直並列変換回路６間に使用され
ているデータ８ビツト、パリテイ１ビツトのデー
タ回線をパリテイ１ビツトを除いたデータ９ビツ
トにすれば、データ利用効率を向上させることが
出来る。
量は増大する傾向にある。以上の点に鑑み前記並
直列変換回路２、直並列変換回路６間に使用され
ているデータ８ビツト、パリテイ１ビツトのデー
タ回線をパリテイ１ビツトを除いたデータ９ビツ
トにすれば、データ利用効率を向上させることが
出来る。
この目的のために本発明はデータ回線より伝送
されるデータ８ビツト、パリテイ１ビツトをデー
タ９ビツトに変換するデータ受信回路とデータ９
ビツトをデータ８ビツト、パリテイ１ビツトに変
換するデータ送信回路を有する新規なデータ伝送
方式を提供するものである。このためにパリテイ
ビツトが付加された８ビツトデータを伝送するデ
ータ伝送方式において、入力する９ビツトデータ
の論理１の数の偶奇性をチエツクする９ビツトパ
リテイチエツク回路と、該９ビツトデータのうち
の８ビツトデータの論理１の数の偶奇性をチエツ
クする受信８ビツトパリテイチエツク回路と、該
９ビツトパリテイチエツク回路および受信８ビツ
トパリテイチエツク回路のチエツク結果が一致す
れば０を、不一致なら１を出力する判定回路と、
該９ビツトデータのうちの８ビツトデータに該判
定回路の出力を付加して９ビツトデータを合成す
る合成回路とを有するデータ受信回路と、入力し
た９ビツトデータを８ビツトデータと１ビツトデ
ータに分岐して出力する分岐回路と、該分岐回路
から出力された分岐８ビツトデータの論理１の数
の偶奇性をチエツクする送信８ビツトパリテイチ
エツク回路と、該分岐回路から出力された分岐１
ビツトデータと該送信８ビツトパリテイチエツク
回路のチエツク結果が、０と論理１の数が偶数の
時はパリテイが偶数、０と論理１の数が奇数の時
はパリテイが奇数、１と論理１の数が偶数の時は
パリテイが奇数、１と論理１の数が奇数の時はパ
リテイが偶数として出力するパリテイ構成決定回
路と、該パリテイ構成決定回路の出力と該分岐８
ビツトデータが入力した時、該パリテイ構成決定
回路の出力と入力した分岐８ビツトデータから付
加すべきパリテイを決定して、該分岐８ビツトデ
ータに決定したパリテイを付加して出力するパリ
テイ付加回路とを有するデータ送信回路を設けて
９ビツトのデータを伝送する様にしたことを特徴
とするデータ伝送方式である。以下第３図第４図
の実施例に基いて説明する。第３図においてデー
タ端末１より伝送される９ビツトデータは並直列
回路２、伝送路３を介してデータ端末４の入力端
子５に入力され、９ビツトパリテイチエツク回路
１２で、９ビツトデータの１の数がカウントされ
る。この場合MPU１６の制御で、９ビツト中の
１の数が偶数なら、例えば０、奇数なら１のチエ
ツク結果を判定回路１３に出力する。
されるデータ８ビツト、パリテイ１ビツトをデー
タ９ビツトに変換するデータ受信回路とデータ９
ビツトをデータ８ビツト、パリテイ１ビツトに変
換するデータ送信回路を有する新規なデータ伝送
方式を提供するものである。このためにパリテイ
ビツトが付加された８ビツトデータを伝送するデ
ータ伝送方式において、入力する９ビツトデータ
の論理１の数の偶奇性をチエツクする９ビツトパ
リテイチエツク回路と、該９ビツトデータのうち
の８ビツトデータの論理１の数の偶奇性をチエツ
クする受信８ビツトパリテイチエツク回路と、該
９ビツトパリテイチエツク回路および受信８ビツ
トパリテイチエツク回路のチエツク結果が一致す
れば０を、不一致なら１を出力する判定回路と、
該９ビツトデータのうちの８ビツトデータに該判
定回路の出力を付加して９ビツトデータを合成す
る合成回路とを有するデータ受信回路と、入力し
た９ビツトデータを８ビツトデータと１ビツトデ
ータに分岐して出力する分岐回路と、該分岐回路
から出力された分岐８ビツトデータの論理１の数
の偶奇性をチエツクする送信８ビツトパリテイチ
エツク回路と、該分岐回路から出力された分岐１
ビツトデータと該送信８ビツトパリテイチエツク
回路のチエツク結果が、０と論理１の数が偶数の
時はパリテイが偶数、０と論理１の数が奇数の時
はパリテイが奇数、１と論理１の数が偶数の時は
パリテイが奇数、１と論理１の数が奇数の時はパ
リテイが偶数として出力するパリテイ構成決定回
路と、該パリテイ構成決定回路の出力と該分岐８
ビツトデータが入力した時、該パリテイ構成決定
回路の出力と入力した分岐８ビツトデータから付
加すべきパリテイを決定して、該分岐８ビツトデ
ータに決定したパリテイを付加して出力するパリ
テイ付加回路とを有するデータ送信回路を設けて
９ビツトのデータを伝送する様にしたことを特徴
とするデータ伝送方式である。以下第３図第４図
の実施例に基いて説明する。第３図においてデー
タ端末１より伝送される９ビツトデータは並直列
回路２、伝送路３を介してデータ端末４の入力端
子５に入力され、９ビツトパリテイチエツク回路
１２で、９ビツトデータの１の数がカウントされ
る。この場合MPU１６の制御で、９ビツト中の
１の数が偶数なら、例えば０、奇数なら１のチエ
ツク結果を判定回路１３に出力する。
一方、９ビツトデータのうちの、例えば上位８
ビツトは従来と同様に直並列変換回路７で並列に
変換された後、８ビツトパリテイチエツク回路６
で８ビツトデータ中の１の数が偶数か奇数かをチ
エツクし、チエツク結果を判定回路１３に出力す
る。
ビツトは従来と同様に直並列変換回路７で並列に
変換された後、８ビツトパリテイチエツク回路６
で８ビツトデータ中の１の数が偶数か奇数かをチ
エツクし、チエツク結果を判定回路１３に出力す
る。
そこで、判定回路では入力した２つのチエツク
結果を判定して、一致すれば９ビツト目のデータ
は０、不一致であれば１であるとして、判定結果
に対応する出力を合成回路１４に送出する。この
合成回路には直並列変換回路７からの８ビツトデ
ータが入力しているので、判定回路の出力と合成
されて９ビツトデータとして出力端子１５より送
出される。以上の操作MPU１６の制御によつて
行われる。
結果を判定して、一致すれば９ビツト目のデータ
は０、不一致であれば１であるとして、判定結果
に対応する出力を合成回路１４に送出する。この
合成回路には直並列変換回路７からの８ビツトデ
ータが入力しているので、判定回路の出力と合成
されて９ビツトデータとして出力端子１５より送
出される。以上の操作MPU１６の制御によつて
行われる。
この様に９ビツトのデータの偶奇性をチエツク
することにより８ビツトに附加される１ビツトが
１か０かが決定される。
することにより８ビツトに附加される１ビツトが
１か０かが決定される。
第４図はデータ送信回路の実施例を示す。図に
おいて、入力端子１７を介して入力した９ビツト
データは分岐回路１８で１ビツトデータと８ビツ
トデータに分岐される。分岐８ビツトデータはパ
リテイ付加回路２０と８ビツトパリテイチエツク
回路６に入力し、後者で８ビツトデータ中の論理
１の数が偶数か奇数かがチエツクされ、チエツク
結果がパリテイ構成決定回路１９に入力する。ま
た、分岐１ビツトデータはパリテイ構成決定回路
に入力する。
おいて、入力端子１７を介して入力した９ビツト
データは分岐回路１８で１ビツトデータと８ビツ
トデータに分岐される。分岐８ビツトデータはパ
リテイ付加回路２０と８ビツトパリテイチエツク
回路６に入力し、後者で８ビツトデータ中の論理
１の数が偶数か奇数かがチエツクされ、チエツク
結果がパリテイ構成決定回路１９に入力する。ま
た、分岐１ビツトデータはパリテイ構成決定回路
に入力する。
ここで、パリテイ構成決定回路１９は、分岐１
ビツトデータと送信８ビツトパリテイチエツク回
路のチエツク結果が、０と論理１の数が偶数の時
はパリテイが偶数、０と論理１が奇数の時はパリ
テイが奇数、１と論理１が偶数の時はパリテイが
奇数、１と論理１の数が奇数の時はパリテイが偶
数として出力する機能を持つている。
ビツトデータと送信８ビツトパリテイチエツク回
路のチエツク結果が、０と論理１の数が偶数の時
はパリテイが偶数、０と論理１が奇数の時はパリ
テイが奇数、１と論理１が偶数の時はパリテイが
奇数、１と論理１の数が奇数の時はパリテイが偶
数として出力する機能を持つている。
そこで、パリテイ構成決定回路は、例えば、分
岐１ビツトデータが０で、パリテイチエツク回路
のチエツク結果が論理１の数が偶数の時はパリテ
イとして偶数をパリテイ付加回路２０に出力す
る。
岐１ビツトデータが０で、パリテイチエツク回路
のチエツク結果が論理１の数が偶数の時はパリテ
イとして偶数をパリテイ付加回路２０に出力す
る。
また、パリテイ付加回路２０は、パリテイ構成
決定回路の出力と分岐８ビツトデータが入力した
時、パリテイ構成決定回路の出力と入力した分岐
８ビツトデータから付加すべきパリテイを決定し
て、分岐８ビツトデータに決定したパリテイを付
加する機能を持つている。
決定回路の出力と分岐８ビツトデータが入力した
時、パリテイ構成決定回路の出力と入力した分岐
８ビツトデータから付加すべきパリテイを決定し
て、分岐８ビツトデータに決定したパリテイを付
加する機能を持つている。
そこで、パリテイ付加回路は、入力したパリテ
イが偶数、分岐８ビツトデータの論理１の数が偶
数であることを確認したら、０のパリテイを分岐
８ビツトに付加して並直列変換回路２２を介して
出力端子２３から出力する。
イが偶数、分岐８ビツトデータの論理１の数が偶
数であることを確認したら、０のパリテイを分岐
８ビツトに付加して並直列変換回路２２を介して
出力端子２３から出力する。
即ち、パリテイ構成決定回路は、分岐１ビツト
が０で分岐８ビツトの論理１の数が偶数の時、パ
リテイとして偶数を出力する。パリテイ付加回路
は０のパリテイを分岐８ビツトに付加して並直列
変換回路を介して送信側から受信側に送出する。
受信側では、直並列変換回路２を介して入力した
９ビツトデータの論理１の数が偶数、８ビツトデ
ータの論理１の数が偶数であることをチエツクし
て判定回路１３に送出し、判定回路は９ビツト目
のデータが０と判定する。これにより、９ビツト
目のデータが正しく送信側から受信側に送られた
ことになる。以上の操作もデータ受信回路と同様
にMPU２１のプログラムの指示に従つて行われ
る。
が０で分岐８ビツトの論理１の数が偶数の時、パ
リテイとして偶数を出力する。パリテイ付加回路
は０のパリテイを分岐８ビツトに付加して並直列
変換回路を介して送信側から受信側に送出する。
受信側では、直並列変換回路２を介して入力した
９ビツトデータの論理１の数が偶数、８ビツトデ
ータの論理１の数が偶数であることをチエツクし
て判定回路１３に送出し、判定回路は９ビツト目
のデータが０と判定する。これにより、９ビツト
目のデータが正しく送信側から受信側に送られた
ことになる。以上の操作もデータ受信回路と同様
にMPU２１のプログラムの指示に従つて行われ
る。
以上本発明においては従来のデータ回線の施設
をそのまゝ使用し、８ビツトデータのパリテイビ
ツトをデータビツトに代えることが出来たので１
ビツト有効に使用出来る。
をそのまゝ使用し、８ビツトデータのパリテイビ
ツトをデータビツトに代えることが出来たので１
ビツト有効に使用出来る。
第１図は従来の８ビツトデータと本発明のデー
タを示す図、第２図は従来例のブロツク図、第３
図，第４図は本発明の実施例を示す。 図中、１，４はデータ端末、２は直並列変換回
路、３，３′は伝送路、５は入力端子、６，１２
はパリテイチエツク回路、７は直並列変換回路、
８，１６，２１はMPU、９はデイスプレイ、１
０はデータライタ、１１はMPU８よりの制御信
号入力端子、１３は判定回路、１４は合成回路、
１５，２３は出力端子、１７は入力端子、１８は
分岐回路、１９はパリテイ構成決定回路、２０は
パリテイ付加回路、２２は並直列変換回路、２３
は出力端子を示す。
タを示す図、第２図は従来例のブロツク図、第３
図，第４図は本発明の実施例を示す。 図中、１，４はデータ端末、２は直並列変換回
路、３，３′は伝送路、５は入力端子、６，１２
はパリテイチエツク回路、７は直並列変換回路、
８，１６，２１はMPU、９はデイスプレイ、１
０はデータライタ、１１はMPU８よりの制御信
号入力端子、１３は判定回路、１４は合成回路、
１５，２３は出力端子、１７は入力端子、１８は
分岐回路、１９はパリテイ構成決定回路、２０は
パリテイ付加回路、２２は並直列変換回路、２３
は出力端子を示す。
Claims (1)
- 【特許請求の範囲】 １ パリテイビツトが付加された８ビツトデータ
を伝送するデータ伝送方式において、 入力する９ビツトデータの論理１の数の偶奇性
をチエツクする９ビツトパリテイチエツク回路
と、該９ビツトデータのうちの８ビツトデータの
論理１の数の偶奇性をチエツクする受信８ビツト
パリテイチエツク回路と、 該９ビツトパリテイチエツク回路および受信８
ビツトパリテイチエツク回路のチエツク結果が一
致すれば０を、不一致なら１を出力する判定回路
と、該９ビツトデータのうちの８ビツトデータに
該判定回路の出力を付加して９ビツトデータを合
成する合成回路とを有するデータ受信回路と、 入力した９ビツトデータを８ビツトデータと１
ビツトデータに分岐して出力する分岐回路と、該
分岐回路から出力された分岐８ビツトデータの論
理１の数の偶奇性をチエツクする送信８ビツトパ
リテイチエツク回路と、 該分岐回路から出力された分岐１ビツトデータ
と該送信８ビツトパリテイチエツク回路のチエツ
ク結果が、０と論理１の数が偶数の時はパリテイ
が偶数、０と論理１の数が奇数の時はパリテイが
奇数、１と論理１の数が偶数の時はパリテイが奇
数、１と論理１の数が奇数の時はパリテイが偶数
として出力するパリテイ構成決定回路と、 該パリテイ構成決定回路の出力と該分岐８ビツ
トデータが入力した時、該パリテイ構成決定回路
の出力と入力した分岐８ビツトデータから付加す
べきパリテイを決定して、該分岐８ビツトデータ
に決定したパリテイを付加して出力するパリテイ
付加回路とを有するデータ送信回路を設けて９ビ
ツトのデータを伝送する様にしたことを特徴とす
るデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099285A JPS581357A (ja) | 1981-06-26 | 1981-06-26 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099285A JPS581357A (ja) | 1981-06-26 | 1981-06-26 | デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581357A JPS581357A (ja) | 1983-01-06 |
| JPH0479182B2 true JPH0479182B2 (ja) | 1992-12-15 |
Family
ID=14243372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099285A Granted JPS581357A (ja) | 1981-06-26 | 1981-06-26 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581357A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60118677A (ja) * | 1983-11-28 | 1985-06-26 | 品川白煉瓦株式会社 | 耐火材吹付方法 |
| JPS6291789A (ja) * | 1985-09-20 | 1987-04-27 | 品川白煉瓦株式会社 | 吹付用不定形耐火材料の乾式吹付方法 |
| IT1297735B1 (it) * | 1997-11-28 | 1999-12-20 | Attrezzeria Mv & C Snc | Stampo di imbutitura e coniatura per la fabbricazione di recipienti metallici e simili |
| IT1297736B1 (it) * | 1997-11-28 | 1999-12-20 | Attrezzeria Mv & C Snc | Stampo di imbutitura e coniatura per la fabbricazione di recipienti metallici e simili |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5159213A (ja) * | 1974-11-20 | 1976-05-24 | Nippon Telegraph & Telephone | Dejitarutsushinhoshiki |
-
1981
- 1981-06-26 JP JP56099285A patent/JPS581357A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5159213A (ja) * | 1974-11-20 | 1976-05-24 | Nippon Telegraph & Telephone | Dejitarutsushinhoshiki |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581357A (ja) | 1983-01-06 |
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