JPH02141047A - シリアルデータ送受信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はシリアル伝送路を介して他機器との間でデータ
の送受信を行なうシリアルデータ送受信制御回路に係わ
り、特に異常発生時に異常発生以前のデータの送受信状
態を時系列的に読出可能にしたシリアルデータ送受信制
御装置に関する。

（従来の技術） 一般にコンピュータ等からなる複数台の制御装置が互い
に離れた位置に配設されている場合においては、制御装
置相互間におけるデータの送受信は、制御装置相互間を
シリアル伝送路で接続し、パラレルのデータをシリアル
データに変換して、前記シリアル伝送路を経由して行わ
れる。

また、各制御装置内においては、他の機器（制御装置）
からシリアル伝送路を介して受信したシリアルデータを
Ｓ／Ｐ変換器でパラレルのデータに変換して一旦入カバ
ッファに格納したのち蒐この人力バッファから読出して
必要なデータ処理を実施したり、又はＲＡＭ等の記憶部
へ格納する。

一方、データ処理が終了したデータや記憶部から読出し
たデータを他機器（制御装置）へ送信する場合は、−旦
送信バッファに格納したのち、送信バッファから読出し
てＰ／Ｓ変換器でシリアルデータに変換してシリアル伝
送路を介して他の機器（制御装置）へ送信する。

しかしながら、上記のような手順でデータの送受信を行
なう場合においては次のような問題が生じる。すなわち
、各制御装置でデータが正常にデータ処理されている場
合においては問題は発生しないが、何等かの異常現象が
生じて、データが正常に処理されなくなった場合におい
は、各制御装置において、その異常発生原因を究明して
元の正常な状態に復帰させる必要がある。

この異常原因を究明するには、制御装置に送受信（入出
力）される各データを時系列的に把握して、各データの
送受信時点におけるデータ処理状態を順番にチエツクし
ていく必要がある。

しかし、前述したように受信バッファと送信バッファと
が互いに独立して設けられていると、各バッファには最
終に送受信された各データがそれぞれ記憶されているの
みであり、いずれのバッファに記憶されているデータが
先に送受信されたのかが判断できない。その結果、異常
発生時に、異常発生以前における制御装置全体の各デー
タの正確な時系列的な送受信調査が不可能となり、異常
発生の原因究明に要する労力および時間が増大する。

なお、前記受信バッファおよび送信バッファに同時に複
数のデータを記録できる場合においても、各バッファ相
互間におけるデータ送受信の時系列把握は困難である。

（発明が解決しようとする課題） このように、従来のデータ送受信の手順によれば、各デ
ータの時系列的な送受信順序が記憶されていなので、異
常発生時において、異常発生の原因究明に多大の時間と
労力とを必要とした。

本発明は、送受信データを送受信の方向符号とともに一
括して時系列的に記憶するデュアルポートメモリを設け
ることにより、異常発生時にそのデュアルポートメモリ
から各送受信データを時系列的に読出すことが可能なり
、その異常発生の原因を効率よく短時間で究明できるシ
リアルデータ送受信制御装置を提供することを目的とす
る。

［発明の構成］ （課題を解決するための手段） 上記課題を解消するために本発明は、シリアル伝送路を
介して受信した他機器からのシリアルデータを伝送制御
部でパラレルデータに変換して記憶部に格納するととも
に、この記憶部に記憶されたパラレルデータを伝送制御
部でシリアルデータに変換してシリアル伝送路を介して
他機器へ送信するシリアルデータ送受信制御装置におい
て、伝送制御部を介して送受信されるデータの送受信回
数を計数し、その計数値をアドレス値として出力するア
ドレスカウンタと、送受信されるデータと送受信方向を
示す方向符号とからなる送受信データ情報を格納する複
数の領域および入力ポートと出力ポートとを有したデュ
アルポートメモリと、データの送受信発生毎に送受信デ
ータ情報を入力ポートを介してデュアルポートメモリ内
におけるアドレスカウンタのアドレス値の指定する領域
へ順次格納していく送受信データ情報格納手段と、異常
発生時にデュアルポートメモリ内におけるアドレスカウ
ンタの指定する領域に格納された送受信データ情報を順
次読出していく送受信データ情報読出手段とを備えたも
のである。

（作用） このように構成されたシリアルデータ送受信制御装置に
よれば、伝送制御部を介して他機器に対してデータが送
受信されると、アドレスカウンタの計数値がカウントア
ツプされてデュアルボ−トメモリにカウントアツプされ
た後のアドレス値が印加される。そして、前記送受信さ
れるデータは送信か受信かの方向を示す方向符号が付さ
れた送受信データ情報として、デュアルポートメモリの
前記印加されたアドレス値が示す領域に格納される。し
たがって、各送受信データ情報は一括して一つのデュア
ルポートメモリに時系列的に順次格納されていく。

そして、異常発生時には、例えばＭＰＵにてアドレスカ
ウンタの計数値を読取ってデュアルポートメモリに読出
しアドレス値として印加すれば、このアドレス値に対応
する領域に記憶されている送受信データ情報が読出され
る。したがって、アドレス値を順次変化させることによ
って、異常発生以前の各データが送受信の方向とともに
時系列的に得られる。

（実施例） 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のシリアルデータ送受信制御装置の概略
構成を示すブロック図である。図中１は各種情報処理を
実行する１６ビツト構成のＭＰＵ（マイクロプロセッサ
）であり、このＭＰＵＩのデータ端子およびアドレス端
子にデータバス２およびアドレスバス３が接続されてい
る。データバス２とアドレスバス３には、制御プログラ
ムを記憶するＲＯＭ等で構成されたプログラムメモリ４
゜送受信データ等の可変データを記憶するＲＡＭ等で構
成された記憶部５．および入力ポートロａと出力ポート
ロｂとを有したデュアルポートメモリ６等が接続されて
いる。

デュアルポートメモリ６には、第２図に示すように、そ
れぞれ２バイト（１６ビツト）のデータを記憶できる容
量を有した（ｎ＋１）個の領域６ｃが形成されており、
各領域６ｃにはＡＤＤからＡＤｎまでのアドレスＡＤが
付けられている。

そして、１６ビツト容量を有する各領域６ａには、第２
図に示すように、０ビツト目から７ビツト目までの下位
８ビツトに１バイト（８ビツト）分のデータが格納され
、８ビツト目に前記格納されたデータが送信データであ
るか受信データであるかの方向を示す方向符号が格納さ
れる。そして［０］の場合は受信方向符号を示し、［１
］の場合は送信方向符号を示す。しかして、各データと
方向符号とで一つの送受信データ情報を構成する。なお
、９ビツト目から１５ビツト目の上位７ビツトには何も
格納されない。

デュアルポートメモリ６のアドレス値ＡＤの指定は前記
アドレスバス３を介したＭＰＵＩからの指定の他に、ア
ドレスカウンタ７から出力されるアドレス値によって指
定される。このアドレスカウンタ７のクロック端子ＣＫ
にはアンドゲート８の一方の入力端子を介して前記ＭＰ
ＵＩから出力されるＣ３（チップ・セレクト）信号が入
力される。さらに、アンドゲート８の他方の入力端子に
は、オアゲート９を介して同じく前記ＭＰＵＩから出力
されるＲＤ（読出し）信号およびＷＲ（書込み）信号が
入力される。しかして、Ｃ８信号が出力された状態で、
ＲＤ倍信号はＷＲ倍信号出力されると、クロック端子Ｃ
Ｋの信号レベルがＬレベルからＨレベルへ変化するので
、アドレスカウンタ７内のカウント値ＡＤが１だけカウ
ントアツプされる（ＡＤ−ＡＤ＋１）。したがって、デ
ュアルポートメモリ６へ出力されるアドレス値ＡＤが１
だけ増加する。アドレスカウンタ７から出力されるアド
レス値ＡＤはデュアルポートメモリ６へ印加されるとと
もに、必要に応じて、ゲート回路１０を介してデータバ
ス２へ出力される。

また、前記デュアルポートメモリ６の入力ポートロａに
はデータバス２の下位８ビツトのデータ線が接続され、
さらにＭＰＵＩから出力される前記ＲＤ倍信号入力され
ている。そして、データバス２の下位８ビツトに１バイ
ト（８ビツト）のデータが出力されると、この１バイト
のデータをアドレスカウンタ７から出力されたアドレス
ＡＤの指定する第２図に示す領域６ｃの１ビツト目から
７ビツト目の下位８ビツトに格納する。さらに、印加さ
れているＲＤ倍信号値を該当領域６ｃの８ビツト目に方
向符号として格納する。すなわち、ＲＤ倍信号Ｌレベル
時には、第２図（ａ）に示すように、方向符号は［０］
の受信方向符号となり、ＲＤ倍信号Ｈレベル時には、第
２図（ｂ）に示すように、方向符号は［１］の送信方向
符号となる。

また、前記データバス２の下位８ビツトのデータ線は伝
送制御部１１に接続されている。この伝送制御部１１は
、外部の他機器１２からシリアル伝送路１３を介して受
信され、送受信回路１４で信号レベルが調整されたシリ
アルデータを８ビツトのパラレルの受信データへ変換し
て前記データバス２の下位８ビツトへ出力する。また、
データバス２に出力された下位８ビツトの送信データを
取込んでシリアルデータに変換して送受信回路１４およ
びシリアル伝送路１３を介して他機器１２へ送信する機
能を有している。また、伝送制御部１］は受信したシリ
アルデータのパラレルデータへの変換が終了した時点で
ＭＰＵ１の割込端子ＩＮＴへ受信レディ割込信号を印加
するとともに、受信データをデータバス２の下位８ビツ
トへ出力する。また、一つの送信データをシリアルブタ
に変換して送受信回路１４への送信処理が終了すると、
次の送信データに対する送信レディ割込信号を前記ＭＰ
ＵＩの割込端子ＩＮＴへ印加する。

このようなシリアルデータ送受信制御装置に他機器１２
からシリアルデータが入力した場合における各部の動作
を説明する。

シリアル伝送路１３を介して送受信回路１４へ入力され
たシリアルデータは信号レベルが調整されたのち、伝送
制御部１１へ入力されて、８ビツトのパラレルの受信デ
ータへ変換される。しかして、伝送制御部１１はＭＰＵ
Ｉへ受信レディ割込信号を印加すると同時に受信データ
をデータバス２の下位８ビツトに出力する。受信レディ
割込信号を受信したＭＰＵＩはＣＳ信号をＨレベルにす
るとともに、アドレスバス３へ記憶部５内の受信データ
の格納領域を示すアドレス値を出力する。

同時に、ＷＲ倍信号Ｈレベルにする。

すると、アドレスカウンタ７のアドレス値ＡＤがまたけ
カウントアツプされる。同時に、記憶部５にはＷＲ倍信
号印加されるので、データバス２の下位８ビツトに出力
されている受信データが記憶部５内のアドレスバス３が
指定する格納領域へ格納される。また、デュアルポート
メモリ６にはアドレスカランタフの１だけカウントアツ
プされた後のアドレス値ＡＤの指定する領域６Ｃの下位
８ビツトに、第２図（ａ）に示すように、前記１バイト
の受信データが格納され、同一領域６Ｃの８ビツト目に
はＬレベル状態のままのＲＤ倍信号［０〕の受信方向符
号として格納される。

次に、記憶部５に記憶された１バイト（８ビツト）のデ
ータを送信データとして他機器１２へ送信する場合の各
部の動作を説明する。

ＭＰＵＩは伝送制御部１１から送信レディ割込信号が人
力されていることを確認すると、Ｃ８信号をＨレベルに
するとともに、アドレスバス３へ記憶部５内の送信デー
タの格納領域を示すアドレス値を出力する。同時に、Ｒ
Ｄ倍信号Ｈレベルにする。

すると、アドレスカウンタ７のアドレス値ＡＤが１だけ
カウントアツプされる。同時に、記憶部５にはＲＤ倍信
号印加されるので、アドレスバス３にて指定された格納
領域の１バイト（８ビツト）の送信データがデータバス
２の下位８ビツトに出力される。しかして、伝送制御部
１１はその１バイトの送信データを取込んで、シリアル
データに変換して、送受信回路１４およびシリアル伝送
路１３を介して他機器１２へ送信する。

同時に、データバス２の下位８ビツトに出力された１バ
イトの送信データはデュアルポートメモリ６内における
、アドレスカランタフの１だけカウントアツプされた後
のアドレス値ＡＤの指定する領域６Ｃの下位８ビツトに
、第２図（ｂ）に示すように、格納される。同一領域６
Ｃの８ビツト目にはＨレベル状態に変化したＲＤ倍信号
［１］の送信方向符号として格納される。

このように、伝送制御部１１を介してデータが送受信さ
れる毎に、デュアルポートメモリ６の各領域６Ｃに１バ
イトのデータと１ビツトの方向符号とからなる送受信デ
ータ情報が時系列的に順次格納されていく。

そして、データ処理過程にておいて何等かの異常状態が
発生すると、ＭＰＵＩは伝送制御部１１に動作停止指令
を送出する。そして、ゲート回路１０を動作させてアド
レスカランタフの現在のアドレス値ＡＤを読取る。読取
ったアドレス値ＡＤをアドレスバス３へ出力して、出カ
ポ−）６ｂを介してデュアルポートメモリ６内のアドレ
ス値ＡＤの指定する領域６Ｃの１バイトのデータと１ビ
ツトの方向符号からなる送受信データ情報を読取る。す
なわち、異常発生直前の送受信データが送受信の方向符
号とともに得られる。

そして、異常発生直前の送受信データ情報の読取り処理
が終了すると、前記アドレス値ＡＤを遡りたい送受信デ
ータ数だけ減算したアドレス値ＡＤをアドレスバス３を
介してデュアルポートメモリ６へ印加して、該当アドレ
ス値ＡＤの指定する領域６Ｃの送受信データ情報を読出
す。次に、アドレス値ＡＤに１を加算して、同様にデュ
アルポートメモリ６の一つの送受信データ情報を読取る
。

このように、アドレス値ＡＤを順次変化させていくこと
によって、デュアルポートメモリ６に記憶されている各
送受信データ情報を時系列順に順番に読出すことが可能
となる。そして、読出された各送受信データ情報にはデ
ータの他に送受信の方向符号が含まれている。したがっ
て、このシリアルデータ送受信制御装置で異常発生以前
に送受信したデータを時系列的に正確に再現することが
可能となるので、各データの送受信段階におけるデータ
処理状態を検証することによって、異常発生の原因究明
を効率的に進めることが可能となる。

［発明の効果］ 以上説明したように本発明のシリアルデータ送受信制御
装置によれば、送受信データを送受信の方向符号ととも
に一括して時系列的に記憶するデュアルポートメモリを
設けている。よって、異常発生時にそのデュアルポート
メモリから各送受信データを送受信の方向符号とともに
時系列的に読出すことが可能なる。その結果、その異常
発生原因を効率よく短時間で解明できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるシリアルデータ送受
信制御装置の概略構成を示すブロック図、第２図はデュ
アルポートメモリに記憶された送受信データ情報を示す
図である。 １・・・ＭＰＵ、２・・・データバス、３・・・アドレ
スバス、５・・・記憶部、６・・・デュアルポートメモ
リ、７・・・アドレスカウンタ、１０・・・ゲート回路
、１１・・・伝送制御部、１２・・・他機器、１３・・
・シリアル伝送路、１４・・・送受信回路。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (1)

1. 【特許請求の範囲】 シリアル伝送路を介して受信した他機器からのシリアル
   データを伝送制御部でパラレルデータに変換して記憶部
   に格納するとともに、この記憶部に記憶されたパラレル
   データを前記伝送制御部でシリアルデータに変換して前
   記シリアル伝送路を介して前記他機器へ送信するシリア
   ルデータ送受信制御装置において、 前記伝送制御部を介して送受信されるデータの送受信回
   数を計数し、その計数値をアドレス値として出力するア
   ドレスカウンタと、前記送受信されるデータと送受信方
   向を示す方向符号とからなる送受信データ情報を格納す
   る複数の領域および入力ポートと出力ポートとを有した
   デュアルポートメモリと、前記データの送受信発生毎に
   前記送受信データ情報を前記入力ポートを介して前記デ
   ュアルポートメモリ内における前記アドレスカウンタの
   アドレス値の指定する領域へ順次格納していく送受信デ
   ータ情報格納手段と、異常発生時に前記デュアルポート
   メモリ内における前記アドレスカウンタの指定する領域
   に格納された送受信データ情報を順次読出していく送受
   信データ情報読出手段とを備えたシリアルデータ送受信
   制御装置。