JPH0472655A - 複合リードフレームおよび半導体素子 - Google Patents

複合リードフレームおよび半導体素子

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JPH0472655A
JPH0472655A JP2281083A JP28108390A JPH0472655A JP H0472655 A JPH0472655 A JP H0472655A JP 2281083 A JP2281083 A JP 2281083A JP 28108390 A JP28108390 A JP 28108390A JP H0472655 A JPH0472655 A JP H0472655A
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JP
Japan
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lead frame
chip
lead
bonded
tab tape
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JP2281083A
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Takahide Ono
恭秀 大野
Yoshio Ozeki
大関 芳雄
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Nippon Steel Corp
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Nippon Steel Corp
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体電子工業において、半導体素子のパッケ
ージングに用いられる複合リードフレーム及びそれを用
いた半導体素子に関するものである。
(従来の技術) 近年、半導体デバイスがますます高集積・高機能化する
につれてパッケージは多ビン化し、リードフレームのよ
り一層の高精度ファインピッチ化が求められている。特
に、特定用途向は集積回路(ASIC)等では必要とい
われている。
現在、リードフレームの加工方法としてはプレス加工法
およびエツチング法があるが、これらの加工方法ではフ
ァインピッチ化の限界はリード幅で厚板の7〜8割程度
といわれており、リード幅を狭くするためには厚板を薄
くすることが必要となる。しかしながら、板厚を薄くし
ていくと強度が不足し、ハンドリングあるいは接合等で
リード曲がり等の不都合が発生しやすい。その限界は板
厚0.1n〜0.15m■であり、ピン数で200本程
程度限度となっている。なお、エツチング法はプレス加
工法よりも高精度ファインピッチ化が可能であるが、製
造コストかプレス加工法の数倍かかる問題かある。
一方、多ピン化の1つの対応としてTAB技術の適応が
実施されている。しかしながら、TABテープの場合、
リードがCu箔で形成されているため強度が低く外部配
線に際してアラインメント等で問題が発生しやすく、従
来のリードフレームと同様には使用できない。
これらに対し、多ビン化を実現する対策としては、絶縁
フィルム単独あるいは絶縁フィルム上に形成された金属
アイランド部よりなるパッド部を持つTABテープのア
ウターリード部を半導体用リードフレームに接合した複
合リードフレーム(例えば特開昭62−232948号
公報)、あるいは半導体用リードフレームのインナーリ
ード部にTABテープのアウターリード部を接合し、T
ABテープとSiチップをTAB接合により一括接合す
ることを特徴とする複合リードフレーム(例えば特開平
2−22850号公報)等が提案されている。
しかしながら、既に提案されているこれらの複合リード
フレームには、それぞれ以下のような問題がある。
上記絶縁フィルムまたは絶縁フィルム上に形成された金
属製アイランドよりなるパッド部を持つ複合リードフレ
ームでは、最下層が絶縁フィルムであるため高集積・大
規模化により発熱量の大きい素子では熱放散性が十分で
なく問題となる恐れがある。またSiチップとTABテ
ープのインナーリード部とをボンディングワイヤーで接
続する際、インナーリード部が銅泊リード部と剛性の低
い絶縁テープのみで構成されているため、接合に必要な
超音波振動が十分でなく接合不良が生じやすい。さらに
は、樹脂封止の際にTABテープ部の剛性か低いために
接続部が変形することにより接続不良になる可能性もあ
る。
また、SiチップとTABテープを一括接合する複合リ
ードフレームでは、TAB接合において安価で均一なバ
ンブ形成技術が確立されていない等、いまだ工業的に多
くの課題を残しているのが現状である。
(発明が解決しようとする課題) 本発明は、上記した従来の問題点を解決するものであり
、従来のビン数の上限を大幅に改善した多ピン化を可能
とし、しかも従来のリードフレームおよびワイヤーボン
ディング装置が利用できる複合リードフレームおよびそ
れを用いた半導体素子を提供するものである。
(課題を解決するための手段) 本発明は、複合リードフレームによりリードフレームお
よびTABテープの長所を活かして多ピン化を可能にし
、さらに、S1チツプをのせる金属製パッドを設けて従
来技術の問題点をも解消するものである。すなわち、本
発明は、(1)  Siチップをのせる金属製パッドを
設けた半導体用リードフレームのインナーリード部に、
TABテープのアウターリード部を接合したことを特徴
とする複合リードフレーム。
(2)  Siチップをのせる金属製パッドをあらかじ
め一体に形成した半導体用リードフレームのインナーリ
ード部にTABテープのアウターリード部を接合したこ
とを特徴とする複合リードフレーム。
(3)Siチップをのせる金属製パッドが接合された半
導体用リードフレームのインナーリード部にTABテー
プのアウターリード部を接合したことを特徴とする複合
リードフレーム。
さらには上述の複合リードフレームにSiチップをのせ
、ボンディングワイヤーで接続したことを特徴とする半
導体素子を要旨とするものである。
本発明の複合リードフレームを、以下に示す模式図を基
に説明する。
第1図は、リードフレーム1のインナーリード部2とT
ABテープ3のアウターリード部4を熱圧@接合し、さ
らに別に作製した金属製パッド5とこれらを絶縁接着テ
ープ6を用いて接合したものである。図中7はTABテ
ープのインナーリード部、8はTABテープのSiチッ
プ用窓、9はTABテープのCu箔(リード)、10は
ポリイミドである。
第1図(a)は本発明の複合リードフレームの製造工程
を示し、図の左側かリードフレーム、右側がTABテー
プを示している。また、第1図(b)は第1図(a)の
複合リードフレームのA−A線断面を示す。
枠組および外部リードフレームについては従来のリード
フレームを使用することにより、従来のリードフレーム
と同様の外部配線技術が適用できる。さらにSiチップ
との接続をTABテープのインナーリード部7とのワイ
ヤーボンディングにより行うことで、リードフレームの
インナーリード部2をSiチップに近づける必要がなく
なるため、リード幅およびリード間隔を狭める必要がな
く、従来のリードフレームが多ピン用として使用できる
また、高密度配線の必要な内部についてはTABテープ
を用いることにより、高精度ファインピッチ化が容易と
なる。
さらに熱伝導性および剛性に優れた金属製のパッドを接
続することにより、 (a)  絶縁フィルムに比べてSlチップで発生する
熱の放散性が向上する、 (b)  TABテープのインナーリード部が金属製バ
ッドに固定されているため、絶縁フィルムのみの場合と
比較して超音波振動が付加されやすく、従来のワイヤー
ボンディング装置で十分な信頼性を持つボンディングワ
イヤーの接続が可能となる、 (C)金属性バッドにより樹脂封止の際に接合部に余分
な力が加わらないため、接合不良になることがなく信頼
性が向上する、 等の利点がある。
第2図(a)、 (b)は、バッド5をあらかじめ一体
に形成したリードフレーム1のインナーリード部2とT
ABテープのアウターリード部4を熱圧着接合した複合
リードフレームの製造工程を示しく第2図(b)は同(
a)図におけるB−B断面図)tたものである。この場
合も第1図とまったく同様の効果が得られ、一体形成す
ることで安価な製造か可能になる。
また、第1図の複合リードフレーム1にSiチップ13
をダイボンディングしワイヤーボンディングIIした後
、樹脂封止12した半導体素子を第3図に示す。この図
で13はSiチップを、11はボンディングワイヤーを
、12は封止樹脂を示している。
(実 施 例) 以下に本発明の実施例を示す。
実施例 1 0.15鰭厚のCu系合金で第1図のような350ピン
のリードフレーム1を作製した。さらに同一の材料でS
+チップをダイボンドするバッド5を作製し、この2つ
をテープ6で接着した。一方、Siチップ用のパッドの
ない中央に窓8のあいたTABテープ3を作製し、TA
Bテープのアウターリード4とリードフレームのインナ
ーリード2を接合して複合リードフレームを作製した。
なお、リードフレームのインナーリード部2には3.5
tmの銀メツキをし、TABテープにはAuメツキをし
て熱圧着接合した。
このリードフレームにSiチップを実装し、TABイン
ナーリードとAuボンディングワイヤーで接続した。ワ
イヤーボンディングの接合強度試験を行った結果、いず
れもボールネック部で破断しており、セカンドボンディ
ング部、すなわちTABインナーリードでの接合強度は
十分なレベルであった。
実施例 2 0.15vm厚のCu系合金で第2図のようなSiチッ
プをのせるバッド5およびTABテープを接合する35
0ピンのリードフレーム1を一体に形成し、S1チツプ
用のパッドのない中央に窓8のあいたTABテープを接
合して複合リードフレームを作製した。なお、リードフ
レームのインナーリード部2には3.5−のAgメツキ
をし、TABテープにはAuメツキをして熱圧着接合し
た。
実施例1と同様にワイヤーボンディングの接合強度試験
を行った結果、いずれもポールネック部で破断した。
実施例 3 実施例1の複合リードフレームのパッドの上に第3図の
ようにSiチップ13をのせ、TABテープのインナー
リードとSiチップをボンディングワイヤー11で接続
し、樹脂封止12シて350ピンの半導体素子を作製し
た。
この素子で一55℃で30分、150℃で30分の温度
サイクルテストを行った結果、300サイクルでも不良
が発生しなかった。
実施例 4 0.151℃m厚のFe−42%Ni合金で218ピン
のリードフレームを作製した。さらに0.10mm厚の
Cu系合金で81チツプをダイボンドするパッドを作製
し、この2つをテープで接着した。一方、S1チツプ用
のパッドのない中央に窓のあいたTABテープを作製し
、TABテープのアウターリードとリードフレームのイ
ンナーリードを接合して複合リードフレームを第1図の
ような工程で作製した。なお、リードフレームのインナ
ーリード部には3.5#の銀メツキをし、TABテープ
にはAuメツキをして熱圧着接合した。
実施例1と同様にワイヤーボンディングの接合強度試験
を行った結果、いずれもボールネック部で破断した。
実施例 ら 0.125℃厚のFe−42%Ni合金でSiチップを
のせるパッドを有する360ビンのリードフレームを一
体に形成し、Siチップ用のパッドのない中央に窓のあ
いたTABテープを接合して複合リードフレームを第2
図のような工程で作製した。
なお、リードフレームのインナーリード部には2.8 
unの錫メツキをし、TABテープには Auメツキを
して熱圧着接合した。
実施例 6 実施例5の複合リードフレームのパッドの上にSiチッ
プをのせ、TABテープのインナーリードをSiチップ
をボンディングワイヤーで接続し、樹脂封止して360
ビンの半導体素子を作製した。
この素子で一55℃で30分、150℃で30分の温度
サイクルテストを行った結果、300サイクルでも不良
が発生しなかった。
比較例 実施例1と同一のリードフレームを用い、同一のCu箔
パターンをもつTABテープの中央にアイランド部を残
してCu箔でSiチップをのせるパッド部を形成したも
ので複合リードフレームを作製した。さらに、Siチッ
プをダイボンディングし実施例3と同一条件でワイヤー
ボンディングを行った、また、同一条件で樹脂封止して
比較用の半導体素子も作製した。
このリードフレームにSiチップを実装し、TABイン
ナーリードとAuボンディングワイヤーで接続した。ワ
イヤーボンディングの接合強度試験を行った結果、6,
5%のリードにおいてセカンドボンディング部の剥離が
見られた。
つぎに、この半導体素子と実施例3の半導体素子の比較
試験を行った。
まず、動作させることにより均一な発熱をするS】チッ
プを実装し、動作開始2時間後の半導体素子表面の温度
を測定した結果、比較素子は78℃であったのに対し本
発明素子は47℃で優れた熱放散性を示した。
さらに、この素子で一55℃で30分、150℃で30
分の温度サイクルテストを行った結果、300サイクル
で0.04%の累積不良率を示した。
(発明の効果) 本発明により、従来のリードフレーム製造技術およびワ
イヤーボンディング技術で多ビン用のリードフレームお
よびそれを用いた半導体素子を製造することが容易とな
った。また、従来技術の使用によりコスト上昇が抑えら
れ、高い熱放散性および高いワイヤーボンディングの接
合強度と樹脂封止の容易性による信頼性の向上も得られ
た。
【図面の簡単な説明】
第1図(a)は本発明製造工程の一実施例を示し、同図
(16図(a)におけるA−A線断面を示す図、第2図
(a)は本発明の他の実施例を示し、同図(b)は同図
(a)におけるB−B線断面図を示す図、第3図は本発
明複合リードフレームを使用した半導体素子を示す図で
ある。 1:リードフレーム 2:リードフレームのインナーリード部3二TABテー
プ 4:TABテープのアウターリード部 5:金属製バッド    6:接着用テープ7 : T
ABテープのインナーリード部8:TABテープのSt
チップ用窓 9 : TABテープのCu箔(リード)10:ポリイ
ミド 11:ボンディングワイヤー

Claims (4)

    【特許請求の範囲】
  1. (1)Siチップをのせる金属製パッドを設けた半導体
    用リードフレームのインナーリード部に、TABテープ
    のアウターリード部を接合したことを特徴とする複合リ
    ードフレーム。
  2. (2)Siチップをのせる金属製パッドをあらかじめ一
    体に形成した半導体用リードフレームのインナーリード
    部にTABテープのアウターリード部を接合したことを
    特徴とする複合リードフレーム。
  3. (3)Siチップをのせる金属製パッドが接合された半
    導体用リードフレームのインナーリード部にTABテー
    プのアウターリード部を接合したことを特徴とする複合
    リードフレーム。
  4. (4)請求項1または2または3のいずれかに記載の複
    合リードフレームにSiチップをのせ、ボンディングワ
    イヤーで接合したことを特徴とする半導体素子。
JP2281083A 1990-05-24 1990-10-19 複合リードフレームおよび半導体素子 Pending JPH0472655A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP91303786A EP0458469A1 (en) 1990-05-24 1991-04-26 Composite lead frame and semiconductor device using the same
US07/959,474 US5227662A (en) 1990-05-24 1992-10-09 Composite lead frame and semiconductor device using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2-134354 1990-05-24
JP13435490 1990-05-24

Publications (1)

Publication Number Publication Date
JPH0472655A true JPH0472655A (ja) 1992-03-06

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ID=15126408

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Application Number Title Priority Date Filing Date
JP2281083A Pending JPH0472655A (ja) 1990-05-24 1990-10-19 複合リードフレームおよび半導体素子

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03123067A (ja) * 1989-10-05 1991-05-24 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
JPH03142862A (ja) * 1989-10-28 1991-06-18 Dainippon Printing Co Ltd リードフレーム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03123067A (ja) * 1989-10-05 1991-05-24 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
JPH03142862A (ja) * 1989-10-28 1991-06-18 Dainippon Printing Co Ltd リードフレーム

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