JPH0471047A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要〕 中央処理装置から記憶制御装置へ送るフェッチ・リクエ
ストの送出制御に関し、 キャッシュに対する無駄なムーブイン動作が行われない
ようにすることを目的とし、 中央処理装置内のリクエスト制御部には、記憶制御装置
へのリクエスト送出を指示するリクエスト送出指示信号
、複数の値を取り得るフェッチ・リクエスト信号及びキ
ャッシュ・メモリの全てのウェイが使用不可能か否かを
示すキャッシュ状態信号が入力され、リクエスト制御部
は、キャッシュ状態信号が使用不可能を示していない状
態の下でリクエスト送出が指示された場合には入力され
たフェッチリクエスト信号の値に応じた種類のフェッチ
・リクエストを記憶制御装置に送り、キャッシュ状態信
号が使用不可能を示している状態の下でリクエスト送出
が指示された場合にはキヤ、７シユ・メモリへのムーブ
インを伴わない特定種類のフェッチ・リクエストを記憶
制御装置に送るよう構成されている。

［産業上の利用分野］ 本発明は、中央処理装置内における命令制御部からのメ
モリ・アクセス要求に基づいて記憶制御部が行う記憶制
御装置へのフェッチ・リクエスト速比の制御に関する。

情報処理装置において、中央処理装置内のキャッシュ・
メモリのアクセス時間に比して主記憶装置に対するアク
セス時間は非常に大きい。従って、情報処理装置の処理
能力の向上を図るためには主記憶装置からキャッシュ・
メモリへの有効なデータの転送を行うと共に無効なデー
タの転送の抑止を行う必要がある。

［従来の技術］ 本発明に関するフェッチ・リクエスト動作についてのみ
説明を行う。

第４図は情報処理装置の概要を示す図である。

同図において、ｃｐｕは中央処理装置、ＭＣＩは記憶制
御装置、ＭＳｔｌは主記憶装置、Ｉｌｌは命令制御部、
Ｅｌは演算制御部、ＳＯは記憶制御部、ＭＣＩＩ−ＲＥ
Ｑ−ＣＮＴＬはＭＣＵリクエスト制御部、ＣＡＣ）ＩＥ
はキャッシュ・メモリ、ＭＣＵ−ＲＥＱは記憶制御装置
に対するリクエスト、ＭＳｔｌ−ＲＥＱは主記憶装置へ
のリクエスト、ＭＣｔｌ−ＤＡＴＡは記憶制御装置から
の又は記憶制御装置へのデータ、ＭＳＵ−ＤＡＴＡは主
記憶装置からの又は主記憶装置へのデータをそれぞれ示
している。

第４図に示すような情報処理装置において、命令制御部
ＩＵからのリクエストを受けた記憶制御部ＳＵは、キャ
ッシュ・メモリＣＡＣＨＥに該当するリクエスト・デー
タが存在する場合にはキヤ、７シユ・メモリＣＡＣＨＥ
の該当リクエスト・データをフェッチし、命令制御部Ｉ
Ｕあるいは演算制御部Ｅｌｌに対しフェッチしたリクエ
スト・データを返し、該当するリクエスト・データがキ
ャッシュ・メモリＣＡＣＨＥ内に存在しない場合には、
記憶制御装置ＭＣ１ｌに対してフェッチ・リクエストな
どのＭＣＩ−ＲＥ口倍信号どを送出する。

該リクエストを受けた記憶制御装置ＭＣＵは、主記憶装
置ＭＳｔｌを制御することにより、該当するリクエスト
・データのフェッチを行い、フェッチしたデータを記憶
制御部ＳＵへ返す。

フェッチ・リクエストには、８Ｂ−ＦＥＴＣ）Ｉ−ＲＥ
Ｑ　（８Ｂｙｔｅ　ＦＥＴＣＨＲＥＱ）信号とＢＦ−Ｒ
ＥＱ（Ｂｌｏｃｋ　ｆｅｔｃｈ　ＲＥＱ）信号の２種類
が用意されている。このようなフェッチ・リクエスト信
号は、適宜に記憶制御装置ＭＣＵへ送出される。

フェッチ・リクエスト信号を受けた記憶制御装置ＭＣＵ
は、８Ｂ−ＦＥＴＣＨ−ＲＥＱに対しては主記憶装置Ｍ
ＳＵから８ハイド・データをフェッチし、記憶制御部Ｓ
Ｕへ該データを転送する。ＢＰ−ＲＥＱに対しては主記
憶装置から６４ハイド・データをフェッチし、記憶制御
部ＳＵへ８ハイド単位で８回にわたって転送する。

第５図は記憶制御部のパイプライン動作を説明する図で
ある。同図において、Ｐはプライオリティ、Ｔはアドレ
ス変換・ディレクトリ検索、Ｂはキャッシュ・メモリ・
アクセス、Ｒは結果報告、Ｗはディレクトリ書込み、Ｓ
はキャッシュ・メモリ書込みのサイクルをそれぞれ示し
ている。

第５図を参照して上記フェッチ・リクエストに対する記
憶制御部ＳＵのパイプラインの動作を説明する。８Ｂ−
ＦＥＴＣＨ−１’ｌＥＱに基づいて記憶制御装置ＭＣＵ
から記憶制御部ＳＵへ転送されたデータは命令制御部Ｉ
Ｕへバイパスされるが、キャッシュ・メモリＣＡＣ）Ｉ
Ｅへの書込みは行われない。

ＢＦ　ＲＥＱに基づいて記憶制御装置ＭＣＵから記憶制
御部ＳＵへ転送されたデータは最初の８ハイドのみが命
令制御部ＴＵヘバイパスされ、６４バイト・データは１
６バイト単位で４回にわたってキャッシュ・メモリＣＡ
ＣＨＥへの書込み（ムーブイン）される。しかし、キャ
ッシュ・メモリＣＡＣＨＨのすべてのウェイ（ＷＡＹ）
が使用不可能な状態（ＣＡＣＨＥ−ＡＬＬＷＡＹ−ＤＥ
ＬＥＴＥ）である場合には、上記ムーブイン動作により
キャッシュ・メモリＣＡ（ＪＩＥは書き込まれず、バイ
パスを除く全ての動作は無駄なものとなる。

第６図は従来のＭＣＵリクエスト制御部の概要を示す図
である。同図において、１と２はＡＮＤ回路、３は反転
回路をそれぞれ示している。

ＡＮＤＮ０回路上側入力端子には信号ＭＣＩＩ−ＲＥＱ
ＧＯが入力され、ＡＮＤ回路１の下側入力端子には信号
ＭＣｌｌ−８８−ＦＥＴＣＨ−ＲＥＱが入力される。Ａ
ＮＤ回路１は、信号ＭＣＵ−ＲＥＱ−ＧＯと信号ＭＣＵ
−８Ｂ−ＦＥＴＣＨ−ＲＥＱが共に１のときに１を出力
する。ＡＮＤ回路１の出力が８Ｂ−ＦＥＴＣ）ｌ−ＲＥ
ＩＩになり、この信号は記憶制御装置ＭＣＵに送られる
。ＡＮＤ回路２は、信号ＭＣｔｌ−ＲＥＱ−Ｇｏが１で
信号−ＣＩＪ−８Ｂ−ＦＥＴＣＨ−ＲＥＱがＯのときに
１を出力する。ＡＮＤ回路２の出力がＢＦ−ＲＥＱにな
り、この信号も記憶制御装置ＭＣＵに送られる。

［発明が解決しようとする課題］ 上述のように、従来方式においては、記憶制御装置ＭＣ
ｔｌへのリクエスト送出の際にキャッシュ・メモリの状
態を考慮することなくフェッチ・リクエストを送出する
ため、キャッシュ・メモリの全てのウェイが無効な状態
の下で送出されたＢＰ−ＲＥＱに基づいて行われる無効
なムーブイン動作により処理能力の低下を招く問題が生
じていた。

本発明は、この点に鑑みて創作されたものであって、上
述のような無駄なムーブイン動作が行われないようにな
ったフェッチ・リクエスト送出制御方式を提供すること
を目的としている。

〔課題を解決するための手段］ 第１図は本発明の原理説明図である。本発明が適用され
る情報処理装置は、主記憶装置と、中央処理装置からの
主記憶アクセス・リクエストを制御する記憶制御装置と
、記憶制御装置に対するフェッチ・リクエストを制御す
るリクエスト制御部を有すると共に主記憶装置の内容の
一部の写しを保持するキャッシュ・メモリを有する中央
処理装置とを具備している。

リクエスト制御部には、記憶制御装置へのリクエスト送
出を指示するリクエスト送出指示信号複数の値を取り得
るフェッチ・リクエスト信号およびキャッシュ・メモリ
の全てのウェイが使用不可能か否かを示すキャッシュ状
態信号が入力される。

リクエスト制御部は、キャッシュ状態信号が使用不可能
を示していない状態の下でリクエスト送出が指示された
場合には、入力されたフェッチ・リクエスト信号の値に
応じた種類のフェッチ・リクエストを記憶制御装置に送
り、キャッシュ状態信号が使用不可能を示している状態
の下でリクエスト送出が指示された場合には、キャッシ
ュ・メモリへのムーブインを伴わない特定種類のフェッ
チ・リクエストを記憶制御装置に送るよう構成されてい
る。

〔作用〕

キャッシュ状態信号がキャッシュ・メモリの全てのウェ
イが使用不可でないこと示している状態の下で、リクエ
ストの送出が指示されると、入力されたフェッチ・リク
エストの値に対応じた種類のフェッチ・リクエストが記
憶制御装置に送られる。例えば、入力されたフェッチ・
リクエストがブロック・フェッチを示している場合には
、フロック・フェッチ・リクエストが記憶制御装置に送
られる。

キャッシュ状態信号がキャッシュ・メモリの全てのウェ
イが使用不可であること示している状態の下で、リクエ
ストの送出が指示されると、入力されたフェッチ・リク
エストの値に関係なく、ムーブインを伴わない特定種類
のフェッチ・リクエストが記憶制御装置に送られる。例
えば、入力されたフェッチ・リクエストがフ′ロンク・
フエ・ンチを示していても、ムーブインを伴わない特定
種類のフェッチ・リクエスト（例えば、８Ｂフエツチ・
リクエスト）が記憶制御装置に送られる。

本発明によれば、キャッシュ・メモリの全てのウェイが
無効な状態の下では、ムーブインを伴わないフェッチ・
リクエストの送出のみが許されるので、キャッシュ・メ
モリへの無効なムーブイン動作を抑止することが可能と
なり、処理能力の向上が図られる。

［実施例］ 第２図は本発明におけるＭＣＵリクエスト制御部の１実
施例を示す図である。同図において、１と２はＡＮＤ回
路、３は反転回路、４はＯＲ回路をそれぞれ示している
。

ＯＲ回路４には、信号ＭＣｌ−８Ｂ−ＦＥＴＣＨ−ＲＥ
Ｑと信号ＣＡＣＨＥ−ＡＬＬＷＡＹ−ＤＥＬＥＴＥが入
力される。ＡＮＤ回路１には、信号ＭＣＵ−ＲＥＱ−Ｇ
ｏとＯＲ回路４の出力が入力される。ＡＮＤ回路１の出
力が記憶制御装置ＭＣＵに対する８Ｂ−ＦＥＴＣＨ−Ｒ
ＥＱになる。ＡＮＤ回路２には、信号ＭＣ［Ｉ−ＲＥＱ
−ＧＯとＯＲ回路４の出力の反転が入力される。ＡＮＤ
回路２の出力が記憶制御装置ＭＣＩＪに対するＢＰ−Ｒ
ＥＩＩＩになる。

第２図に示すように本発明においては、キャッシュ・メ
モリの全てのウェイが使用不可能であることを示す信号
ＣＡＣＩ（Ｅ−ＡＬＬ圓ＡＹ−ＤＥＬＥＴＥを追加する
ことにより、ＭＣＵリクエストの制御を行う。従来方式
におけるＭＣＬＩリクエスト制御部への信号ＭＣｌ−８
Ｂ−ＦＥＴＣＩ（−ＲＥＱとＣＡＣＨＥ−ＡＬＬＷＡＹ
−ＤＥＬＥＴＥ信号との論理和により、記憶制御装置Ｍ
ＣＵへの信号８Ｂ−ＦＥＴＣＨ−ＲＥＱを送出し、該リ
クエスト以外をＢＰ−ＲＥＱとすることにより、キャッ
シュ・メモリのすべてのウェイが無効な状態の下におけ
る記憶制御装置ＭＣＵへのＢＦ−ＲＥＱ信号の送出を抑
止し、キャッシュ・メモリへの無駄なムーブイン動作を
抑止する。これにより、無駄なムーブイン動作が行われ
ることなく、処理能力の向上が図られる。

第３図はキャッシュ・メモリの構成を示す図である。キ
ャッシュ・メモリは複数のウェイに分割されている。各
ウェイには有効フラグＶが設けられている。ｌの有効フ
ラグＶは、そのウェイが使用可能であるこを示す。信号
ＣＡＣＨＥ−ＡＬＬ讐ＡＹ−ＤＥＬＥＴＥは、各ウェイ
の有効フラグ■をＯＲＬ、これを反転することにより生
成することが出来る。

〔発明の効果］ 以上の説明から明らかなように、本発明によれば、キャ
ッシュ・メモリの状態に応じてＭＣＵリクエストの高速
で且つ効率のよい処理が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明における
ＭＣＵリクエスト制御部の１実施例を示す図、第３図は
キャッシュ・メモリの構成を示す図、第４図は計算機シ
ステムの概要を示す図、第５図は記憶制御部のバイブラ
イン動作を説明する図、第６図は従来のＭ　ＣＵ　ＩＪ
クエスト制御部の構成を示す図である。 １と２・・・ＡＮＤ回路、３・・・反転回路、４・・・
ＯＲ回路、ＣＰＵ・・・中央処理装置、ＭＣＵ・・・記
憶制御装置、ＭＳＵ・・・主記憶装置、ＩＵ・・・命令
制御部、Ｅｌ・・・演算制御部、ＳＵ・・・記憶制御部
、ＭＣＵ−ＲＥＱ−ＣＮＴＬ・・・ＭＣＵリクエスト制
御部、ＣＡＣ）ＩＥ・・・キャッシュ・メモリ。 特許出願人　　　　富士通株式会社 代理人弁理士　　　京　谷　四　部 不茫明のＪ＃理説明図 第１図 ＭＣＵ　　ＲＥＱ　　ＣＮＴＬ 本ｑ：明１−おＩＩＭｃＬＪリクエスト制御音ヤ第２図 キャッノエ・刃モソのａ万（ 芽３図 ＰＵ ＣＬＩ ＳＵ ・８Ｂ　　ＦＥＴＣＨＲＥＱり鳩令 ＴＢＲ トー−１＋−−→−−１）でイノ（入 ・ＢＦ　　ＦＥＴＣＨＦ’ｌＥＱのｆ４合ＰＴ　　　Ｂ
Ｒ ハ“イノ（０ス Ｐ　　　Ｗ　　　Ｓ トー＋　　ムーブイン（１／４） 　Ｗ　　Ｓ トーーー←−−Ｈ−−−→　ムーフ“イン（２／４）Ｐ
　　Ｗ　　Ｓ ヒー＋　　ムーブイン（３／４） Ｐ　　Ｗ　　Ｓ

Claims (1)

1. 【特許請求の範囲】 主記憶装置と、 中央処理装置からの主記憶アクセス・リクエストを制御
   する記憶制御装置と、 記憶制御装置に対するフェッチ・リクエストを制御する
   リクエスト制御部を有すると共に主記憶装置の内容の一
   部の写しを保持するキャッシュ・メモリを有する中央処
   理装置と を具備する情報処理装置におけるフェッチ・リクエスト
   送出制御方式であって、 リクエスト制御部には、記憶制御装置へのリクエスト送
   出を指示するリクエスト送出指示信号、複数の値を取り
   得るフェッチ・リクエスト信号およびキャッシュ・メモ
   リの全てのウェイが使用不可能か否かを示すキャッシュ
   状態信号が入力され、リクエスト制御部は、キャッシュ
   状態信号が使用不可能を示していない状態の下でリクエ
   スト送出が指示された場合には、入力されたフェッチ・
   リクエスト信号の値に応じた種類のフェッチ・リクエス
   トを記憶制御装置に送り、キャッシュ状態信号が使用不
   可能を示しいる状態の下でリクエスト送出が指示された
   場合には、キャッシュ・メモリへのムーブインを伴わな
   い特定種類のフェッチ・リクエストを記憶制御装置に送
   るよう構成されている ことを特徴とするフェッチ・リクエスト送出制御方式。