JPH0470915A

JPH0470915A - 情報処理装置の電源制御方式

Info

Publication number: JPH0470915A
Application number: JP2176572A
Authority: JP
Inventors: Masauji Nagasawa; 長澤　正氏
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-04
Filing date: 1990-07-04
Publication date: 1992-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は情報処理装置の電源制御方式に関し、特に複数
の情報処理装置における電源の投入切断を１つの電源制
御装置により制御する電源制御方式に関する。

従来技術従来、この種の電源制御方式においては、複数の情報処
理装置各々の電源部が電源制御装置からの電源投入指示
信号または電源切断指示信号に応答してすぐに電源投入
あるいは電源切断を実施し、電源制御装置が情報処理装
置毎に電源投入指示信号または電源切断指示信号を発行
する時期を制御することにより情報処理装置間の電源投
入切断の順序および電源投入切断の時間間隔を制御する
方式となっていた。

このような従来の電源制御方式では、電源制御装置が各
情報処理装置に対して電源投入切断の指示を行わなけれ
ばならないため、大規模な情報処理システムのように情
報処理装置の数が多くなると、電源投入切断に多くの時
間を必要とするという欠点がある。

また、電源制御装置に順序制御および時間制御の機能を
持たせるので、電源制御装置が複雑な制御を行わなけれ
ばならないという欠点がある。

発明の目的本発明は上記のような従来のものの欠点を除去すべくな
されたもので、電源投入切断時間を短縮することができ
、電源制御装置の制御を簡単にすることができる情報処
理装置の電源制御方式の提供を目的とする。

発明の構成本発明による情報処理装置の電源制御方式は、複数の情
報処理装置における電源の投入切断を電源制御装置によ
り制御する情報処理装置の電源制御方式であって、前記
複数の情報処理装置各々に設けられ、前記電源の投入切
断のうち少なくとも一方の遅延時間を設定する設定手段
と、前記電源制御装置に設けられ、前記複数の情報処理
装置夫々に電源投入指示および電源切断指示のうち少な
くとも一方を送出する送出手段とを有し、前記電源制御
装置の前記送出手段から前記電源投入指示および前記電
源切断指示のうち少なくとも一方が前記複数の情報処理
装置夫々に同時に送出されたとき、前記複数の情報処理
装置各々の前記設定手段により設定された前記遅延時間
に応じて前記複数の情報処理装置各々における前記電源
の投入切断動作を遅延するようにしたことを特徴とする
。

本発明による他の情報処理装置の電源制御方式は、複数
の情報処理装置における電源の投入切断を電源制御装置
により制御する情報処理装置の電源制御方式であって、
前記複数の情報処理装置各々に設けられ、前記電源の投
入切断のうち少なくとも一方の遅延時間を設定する設定
手段と、前記複数の情報処理装置各々に設けられ、前記
遅延時間が前記設定手段により設定されたか否か示す状
態情報を保持する保持手段と、前記電源制御装置に設け
られ、前記複数の情報処理装置夫々に電源投入指示およ
び電源切断指示のうち少なくとも一方を送出する送出手
段とを有し、前記電源制御装置の前記送出手段から前記
電源投入指示および前記電源切断指示のうち少なくとも
一方が前記複数の情報処理装置夫々に同時に送出され、
前記複数の情報処理装置各々の前記保持手段の前記状態
情報が前記設定手段により前記遅延時間が設定されてい
ることを示すとき、前記遅延時間に応じて前記複数の情
報処理装置各々における前記電源の投入切断動作を遅延
し、前記保持手段の前記状態情報が前記設定手段により
前記遅延時間が設定されていないことを示すとき、前記
複数の情報処理装置各々における前記電源の投入切断動
作を抑止し、前記電源制御装置に前記遅延時間の未設定
を通知するようにしたことを特徴とする。

実施例次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、情報処理装置１−ｉ　（ｉ−１，２，
・・・・・・、ｎ）は夫々電源制御インタフェース１０
０により電源制御装置４に接続されている。

情報処理装置１−ｉは各々情報処理装置本体２−ｉ（情
報処理装置本体２−２〜２−ｎは図示せず）と電源部３
−１（電源部３−２〜３−ｎは図示せず）とから構成さ
れ、電源供給線１０１を介して分電盤５から電源部３−
１に供給された電源が電源供給線１１０−ｉ（電源供給
線１１０−２〜１１０−ｎは図示せず）により情報処理
装置本体２−１に供給される。

電源部３−ｉは直流電源発生部３ｌ−ｉ（直流電源発生
部３１−２〜３１−ｎは図示せず）と、電源投入信号遅
延回路３２−ｉ（電源投入信号遅延回路３２−２〜３２
−ｎは図示せず）と、電源投入遅延時間設定スイッチ３
３−１（電源投入遅延時間設定スイッチ３３−２〜３３
−ｎは図示せず）と、電源投入信号受信回路３４−＋（
電源投入信号受信回路３４−２〜３４−ｎは図示せず）
とから構成されている。

情報処理装置本体２−１は電源部３−ｉから電源の供給
を受け、情報処理装置１−ｉ本来の動作を行う。

たとえば、ＣＰＵであればＣＰＵの機能を行い、磁気デ
ィスク装置であれば磁気ディスクに対する読出し書込み
などを行う。

電源部３−ｉの直流電源発生部３１−１は分電盤５によ
り電源供給線１０１を介して供給される交流電源から直
流電源を発生する機能を有し、電源投入信号１１１−ｉ
　　（電源投入信号１１１−２〜１１１−ｎは図示せず
）が人力した時点から電源供給線１１０−ｉに直流電源
を供給する。

電源投入遅延時間設定スイッチ３３−■は人手操作によ
り変更可能で、遅延時間を複数の接点のメイクおよびブ
レーク状態により決定する。

たとえば、４つの接点てメイクを“０”　ブレークを“
１”と定義すると、１６進表示の０から１５秒までの遅
延時間を設定することかできる。

電源投入信号遅延回路３２−１は電源投入信号受信回路
３４−１から電源投入指示信号１１２−１　　（電源投
入指示信号１１２−２〜１１２−ｎは図示せず）が入力
されると、電源投入遅延時間設定スイッチ３３−１によ
り設定された遅延時間後に電源投入信号１１１−１を直
流電源発生部３１−１にｄカする。

電源投入信号受信回路３４−Ｉは電源制御装置４から電
源制御インタフェース１００を介して発行される電源投
入指示を受信すると、電源投入信号遅延回路３２−１に
電源投入指示信号１１２−ｉを出力する。

電源制御インタフェースｌＯＯは情報処理装置１−１各
々とデイジ−チエイン接続され、情報処理装置１−１す
べてに同時に指示を与えることができる。

この電源制御インタフェース１００は単一機能を持った
信号線の集合体または調歩同期のようなシリアル転送型
の往復一対の信号線からなる。

この第１図を用いて本発明の一実施例の動作について説
明する。

各情報処理装置１−ｉの電源投入時の突入電流により分
電盤５の容量を超過しないようにするために、情報処理
装置１−１、情報処理装置１−２、・・・・・情報処理
装置１−ｎの順序に電源を投入するようにし、各情報処
理装置１−１間の時間間隔を夫々９１〜ｇ、−１秒とし
た場合、情報処理装置１−１の電源投入遅延時間設定ス
イッチ３３−■に０秒を、情報処理装置１−２の電源投
入遅延時間設定スイッチ３３−２に９２秒を、情報処理
装置１−３の電源投入遅延時間設定スイッチ３３−３に
ｆｌ＋＋Ｉ）２秒を、・・・・・、情報処理装置１−ｎ
の電源投入遅延時間設定スイッチ３３−ｎにｇ１＋・・
・・・・＋Ω、、−１秒を夫々設定する。

電源投入開始により、電源制御装置４か電源制御インタ
フェース１００を介して情報処理装置１−ｉすべてに同
時に電源投入指示を発行すると、この電源投入指示は電
源制御インタフェース１００を介して各情報処理装置１
−１の電源投入信号受信回路３４−１に人力される。

各情報処理装置１−ｉの電源投入信号受信回路３４−１
が電源制御装置４からの電源投入指示を受信すると、電
源投入信号受信回路３４−１は電源投入信号遅延回路３
２−１に電源投入指示信号ｔ　ｔ２−ｉを出力する。

電源投入信号遅延回路３２−１は電源投入信号受信回路
３４−１から電源投入指示信号１１２−ｉが入力される
と、電源投入遅延時間設定スイッチ３３−１により設定
された遅延時間後に電源投入信号１１１−１を直流電源
発生部３１−１に出力する。

すなわち、情報処理装置１−１の電源投入遅延時間設定
スイッチ３３−１には０秒が設定されているので、電源
投入信号遅延回路３２−１は電源投入信号受信回路３４
−１から電源投入指示信号１１２−１が入力されると同
時に電源投入信号１１１−１を直流電源発生部３１−１
に出力し、これにより直流電源発生部３１−１から電源
供給線１１０−１に直流電源が供給される。

また、情報処理装置１−２の電源投入遅延時間設定スイ
ッチ３３−２には９０秒が設定されているので、電源投
入信号遅延回路３２−２は電源投入信号受信回路３４−
２から電源投入指示信号１１２−２が入力されてから９
１秒後に電源投入信号１１１−２を直流電源発生部３１
−２に出力し、これにより直流電源発生部３１−２から
電源供給線１１０−２に直流電源が供給される。

上記のようにして情報処理装置１−１〜１−ｎ−１で順
次電源が投入されると、情報処理装置１−ｎの電源投入
遅延時間設定スイッチ３３−ｎにはｇ１＋・・・・＋ｇ
。−３秒が設定されているので、電源投入信号遅延回路
３２−ｎは電源投入信号受信回路３４−ｎから電源投入
指示信号１１２−ｎが入力されてからｇ１＋・・・・・
・＋Ｉｎ−１秒後に電源投入信号１１１ｎを直流電源発
生部３１−ｎに出力し、これにより直流電源発生部３１
−ｎから電源供給線１１０−ｎに直流電源が供給される
。よって、情報処理装置１−ｉすべてに電源が投入され
る。

第２図は本発明の他の実施例の構成を示すブロック図で
ある。図において、本発明の他の実施例の情報処理装置
１−１は電源部３−１の電源投入信号遅延回路３２−ｉ
、電源投入遅延時間設定スイッチ３３−１．電源投入信
号受信回路３４−１の代りに電源切断信号遅延回路３５
−ｉ（電源切断信号遅延回路３５−２〜３５−ｎは図示
せず）と、電源切断遅延時間設定スイッチ３６−１（電
源切断遅延時間設定スイッチ３６−２〜３６−ｎは図示
せず）と、電源切断信号受信回路３７−１（電源切断信
号受信回路３７−２〜３７−ｎは図示せず）とを設けた
以外は第１図の本発明の一実施例と同様の構成となって
おり、同一構成部品には同一符号を付しである。また、
それら同一構成部品の動作も本発明の一実施例と同様で
ある。

電源部３−ｉの直流電源発生部３１−１は分電盤５によ
り電源供給線１０１を介して供給される交流電源から直
流電源を発生する機能を有し、電源切断信号１１Ｂ−１
（電源切断信号１１３−２〜１１３−ｎは図示せず）が
入力した時点で電源供給線１１０−ｉに供給していた直
流電源を停止する。

電源切断遅延時間設定スイッチ３６−１は人手操作によ
り変更可能で、遅延時間を複数の接点のメイクおよびブ
レーク状態により決定する。

たとえば、４つの接点でメイクを“０”　ブレークを“
１″と定義すると、１６進表示の０から１５秒までの遅
延時間を設定することができる。

電源切断信号遅延回路３５−１は電源切断信号受信回路
３７−Ｉから電源切断指示信号１１４−ｉ　　（電源切
断指示信号１１４−２〜１１４−ｎは図示せず）が人力
されると、電源切断遅延時間設定スイッチ３６−１によ
り設定された遅延時間後に電源切断信号１１３−１を直
流電源発生部３１−１に出力する。

電源切断信号受信回路３７−１は電源制御装置４がら電
源制御インタフェース１００を介して発行される電源切
断指示を受信すると、電源切断信号遅延回路３５−Ｉに
電源切断指示信号１１４−ｉを出力する。

この第２図を用いて本発明の他の実施例の動作について
説明する。

各情報処理装置１−１の電源切断時の雑音発生による情
報処理装置１−ｉ間の影響をなくすために、情報処理装
置１−１、情報処理装置１−２、・・・・・・、情報処
理装置１−ｎの順序に電源を切断するようにし、各情報
処理装置１−１間の時間間隔を夫々ｍ１〜ｍ７−１秒と
した場合、情報処理装置１−１の電源切断遅延時間設定
スイッチ３６−１に０秒を、情報処理装置１−２の電源
切断遅延時間設定スイッチ３６−２にｍ１秒を、情報処
理装置１−３の電源切断遅延時間設定スイッチ３６−８
にｍ　ｌ＋　ｍ　２秒を、・・・・・・情報処理装置１
−ｎの電源切断遅延時間設定スイッチ３６−ｎにｍ、＋
・・・・・・＋ｍゎ一１秒を夫々設定する。

電源切断開始により、電源制御装置４が電源制御インタ
フェース１００を介して情報処理装置１−ｉすべてに同
時に電源切断指示を発行すると、この電源切断指示は電
源制御インタフェース１００を介して各情報処理装置１
−ｉの電源切断信号受信回路３７−１に入力される。

各情報処理装置１−ｉの電源切断信号受信回路３７−１
が電源制御装置４からの電源切断指示を受信すると、電
源切断信号受信回路３７−１は電源切断信号遅延回路３
５−１に電源切断指示信号１１４−ｉを出力する。

電源切断信号遅延回路３５−１は電源切断信号受信回路
３７−１から電源切断指示信号１１４−ｉが入力される
と、電源切断遅延時間設定スイッチ３６−１により設定
された遅延時間後に電源切断信号１１３１を直流電源発
生部３１−１に出力する。

すなわち、情報処理装置１−１の電源切断遅延時間設定
スイッチ３６−１には０秒が設定されているので、電源
切断信号遅延回路３５−１は電源切断信号受信回路３７
−１から電源切断指示信号１１４−１が入力されると同
時に電源切断信号１１３−１を直流電源発生部３１−■
に出力し、これにより直流電源発生部３１−１から電源
供給線１１０−１に供給されていた直流電源か停止され
る。

また、情報処理装置１−２の電源切断遅延時間設定スイ
ッチ３６−２にはｍ１秒か設定されているので、電源切
断信号遅延回路３５−２は電源切断信号受信回路３７−
２から電源切断指示信号１１４−２が入力されてからｍ
１秒後に電源切断信号１１３−２を直流電源発生部３１
−２に出力し、これにより直流電源発生部３１−２から
電源供給線１１０−２に供給されていた直流電源が停止
される。

上記のようにして情報処理装置１−１〜１−ｎ−１で順
次電源が切断されると、情報処理装置１−ｎの電源切断
遅延時間設定スイッチ３６−ｎにはｍ１＋・・・・・・
十ｍ、−１秒が設定されているので、電源切断信号遅延
回路３５−ｎは電源切断信号受信回路３７−ｎから電源
切断指示信号１１４−ｎか入力されてからｍ１＋・・・
・・・十ｍ、−１秒後に電源切断信号１１３−ｎを直流
電源発生部３１−ｎに出力し、これにより直流電源発生
部３１−〇から電源供給線１１０−ｎに供給されていた
直流電源か停止される。よって、情報処理装置１−ｉす
べでで電源が切断される。

第３図は本発明の別の実施例の電源部の構成を示すブロ
ック図である。図において、本発明の別の実施例では電
源部３以外の回路を図示していないが、それらの回路は
第１図に示す本発明の一実施例の回路と同様である。

電源部３の電源投入信号遅延回路（ＯＮＤＬ）　３２は
電源投入信号出力回路（ＯＮ　０ＵＴ）　４０から電源
投入指示信号１１２が入力されると、電源投入遅延時間
設定レジスタ（ＯＮＴ）３８から与えられる遅延時間後
に電源投入信号１１１を直流電源発生部３１に出力する
。

また、電源切断信号遅延回路（ＯＦＤＬ）　３５は電源
切断信号出力回路（ＯＦＦ　ＯＵＴ　）　４１から電源
切断指示信号１１４が入力されると、電源切断遅延時間
設定レジスタ（０１’Ｔ　）　３９から与えられる遅延
時間後に電源切断信号１１３を直流電源発生部３１に出
力する。

電源投入遅延時間設定レジスタ３８および電源切断遅延
時間設定レジスタ３９には内部バス１２０を介してＣＰ
Ｕ４２により夫々電源投入遅延時間および電源切断遅延
時間が設定され、それら遅延時間を夫々電源投入信号遅
延回路３２および電源切断信号遅延回路３５に出力する
。

電源投入信号出力回路４０および電源切断信号出力回路
４１はＣＰＵ４２の制御により夫々電源投入指示信号１
１２および電源切断指示信号１１４を電源投入信号遅延
回路３２および電源切断信号遅延回路３５に出力する。

シリアルインタフェース制御回路（ＳＩＯ）　４５はＣ
ＰＵ４２の制御により電源制御インタフェース１００を
介して電源制御装置４とのデータ転送を行う。本実施例
では電源制御インタフェース１００が送信用の信号線お
よび受信用の信号線の２本の信号線からなっているので
、電源制御装置４との通信がシリアル化されたデータ転
送で実現される。

ＣＰＵ４２はＲＯＭ４３上に存在するマイクロプログラ
ムを実行する機能を有し、ＲＡＭ４４はマイクロプログ
ラムを実行する過程での制御フラグやデータの一時保持
機能を有する。

第４図は第３図の電源部３に電源制御装置４から送られ
てくるデータの形式を示す図である。第４図（ａ）は電
源制御装置４から電源部３に送られてくるデータの形式
を示し、データ６はアドレス部６ａと指令部６ｂと遅延
時間データ６ｃとからなっている。

第４図（ｂ）はデータ６のアドレス部６ａの内容を示し
、アドレス部６ａのアドレスが０゛であればブロードキ
ャストを、アドレスが１゛であれば情報処理装置１−１
を、アドレスが２′であれば情報処理装置１−２を、ア
ドレスが“３゛であれば情報処理装置１−３を夫々指定
することになる。

第４図（ｃ）はデータ６の指令部６ｂの内容を示し、指
令部６ａの値が“０゛であれば電源投入指示を、指令部
６ａの値が“１゛であれば電源切断指示を、指令部６ａ
の値が２゛てあれば電源投入遅延時間設定レジスタ３８
への設定を、指令部６ａの値が３゛であれば電源切断遅
延時間設定レジスタ３９への設定を夫々示すことになる
。

第５図は本発明の別の実施例の動作を示すフローチャー
トである。これら第３図〜第５図を用いて本発明の別の
実施例の動作について説明する。

尚、本実施例では情報処理装置１−１〜１−３の電源部
３が第３図に示すように構成されているとする。

電源制御装置４は電源部３に電源投入指示または電源切
断指示を発行する前に、予め電源投入遅延時間設定レジ
スタ３８および電源切断遅延時間設定レジスタ３９への
電源投入遅延時間および電源切断遅延時間の設定を行う
。

この電源制御装置４による遅延時間の設定は、電源制御
装置４から電源部３にデータ６を送出することにより行
われる。

すなわち、データ６のアドレス部６ａのアドレス“１°
、　“２”、’３’　によって指定される情報処理装置
１−１〜１−３の電源部３ては、ＣＰＵ４２が電源制御
装置４からのデータ６を解析しく第５図ステップ５ユ）
、指令部６ｂの値が２゛てあれば、ＣＰＵ４２は電源投
入遅延時間設定レジスタ３８への設定指示であると判断
しく第５図ステップ５６）、電源投入遅延時間設定レジ
スタ３８に遅延時間データ６Ｃの遅延時間を設定する（
第５図ステップ５７）。

また、指令部６ｂの値が°３゛であれば、ＣＰＵ４２は
電源切断遅延時間設定レジスタ３９への設定指示である
と判断しく第５図ステップ５８）、電源切断遅延時間設
定レジスタ３９に遅延時間データ６Ｃの遅延時間を設定
する（第５図ステップ５９）。

ＣＰＵ４２は電源投入遅延時間設定レジスタ３８および
電源切断遅延時間設定レジスタ３９への設定指示でない
と判断すると（第５図ステップ５６．５８）、電源制御
装置４に否定応答（ＮＡＫ）を出力する（第５図ステッ
プ６０）。

また、ＣＰＵ４２は電源投入遅延時間設定レジスタ３８
および電源切断遅延時間設定レジスタ３９への設定が終
了すると（第５図ステップ５７゜５９）、電源制御装置
４に肯定応答（ＡＣＫ　）を出力する（第５図ステップ
６１）。

すべての情報処理装置１−１〜１−３の電源部３の電源
投入遅延時間設定レジスタ３８および電源切断遅延時間
設定レジスタ３９に電源投入遅延時間および電源切断遅
延時間か設定されると、電源制御装置４はアドレス部６
ａにアドレス“０゛、指令部６ｂに値′０゛または１゛
を設定したデータ６、つまりアドレスかブロードキャス
トに設定された電源投入指示または電源切断指示のデー
タを発行する。

各情報処理装置１−１〜１−３の電源部３てはＣＰＵ４
２が電源制御装置４からのデータ６を解析しく第５図ス
テップ５１）、指令部６ｂの値が“０゛であれば、ＣＰ
Ｕ４２は電源投入指示であると判断しく第５図ステップ
５２）、電源投入信号出力回路４０に電源投入信号遅延
回路３２への電源投入指示信号１１２の出力を指示する
（第５図ステップ５３）。

これにより、電源投入信号出力回路４０ではＣＰＵ４２
の制御により電源投入指示信号１１２を電源投入信号遅
延回路３２に出力するので、電源投入信号遅延回路３２
ては電源投入遅延時間設定レジスタ３８から与えられた
遅延時間後に電源投入信号１１１を直流電源発生部３１
に出力する。

また、指令部６ｂの値が１゛であれば、ＣＰＵ４２は電
源切断指示であると判断しく第５図ステップ５４）、電
源切断信号出力回路４１に電源切断信号遅延回路３５へ
の電源切断指示信号１１４の出力を指示する（第５図ス
テップ５５）。

これにより、電源切断信号出力回路４１てはＣＰＵ４２
の制御により電源切断指示信号１１４を電源切断信号遅
延回路３５に出力するので、電源切断信号遅延回路３５
では電源切断遅延時間設定レジスタ３９から与えられた
遅延時間後に電源切断信号１１３を直流電源発生部３１
に出力する。

よって、情報処理装置１−１〜１−３では電源投入遅延
時間設定レジスタ３８および電源切断遅延時間設定レジ
スタ３９に設定された電源投入遅延時間および電源切断
遅延時間に応じて電源投入切断が行われる。

第６図は本発明のさらに別の実施例の電源部の構成を示
すブロック図である。図において、本発明のさらに別の
実施例はＯＮＴ設定設定−ジスタ（ＯＮＴ　ＳＥＴ　’
）　４６およびＯＦＴ設定設定−ジスタ（ＯＦＴ　ＳＥ
Ｔ　）　４７を設けた以外は第３図の本発明の別の実施
例の電源部３と同様の構成となっており、同一構成部品
には同一符号を付しである。また、それら同一構成部品
の動作も本発明の別の実施例の電源部３と同様である。

ＯＮＴ設定設定−ジスタ４６にはＣＰＵ４２により電源
投入遅延時間設定レジスタ３８に電源投入遅延時間が設
定されたときに“１”がセットされる。

また、ＯＦＴ設定設定−ジスタ４７にはＣＰＵ４２によ
り電源切断遅延時間設定レジスタ３９に電源切断遅延時
間が設定されたときに“１°がセットされる。

第７図は本発明のさらに別の実施例の動作を示すフロー
チャートである。これら第４図と第６図および第７図と
を用いて本発明のさらに別の実施例の動作について説明
する。

すなわち、データ６のアドレス部６ａのアドレス’１’
　、　　’２’　、　　’３’　によって指定される情
報処理装置１−１〜１−３の電源部３ては、ＣＰＵ４２
が電源制御装置４からのデータ６を解析しく第７図ステ
ップ７１）、指令部６ｂの値が２゛であれば、ＣＰＵ４
２は電源投入遅延時間設定レジスタ３８への設定指示で
あると判断しく第７図ステップ８０）、電源投入遅延時
間設定レジスタ３８に遅延時間データ６ｃの遅延時間を
設定しく第７図ステップ８１）　、ＯＮＴ設定設定−ジ
スタ４６に“１”をセットする（第７図ステップ８２）
。

また、指令部６ｂの値か°３゛であれば、ＣＰＵ４２は
電源切断遅延時間設定レジスタ３９への設定指示である
と判断しく第７図ステップ８３）、電源切断遅延時間設
定レジスタ３９に遅延時間データ６ｃの遅延時間を設定
しく第７図ステップ８４）　、ＯＦＴ設定設定−ジスタ
４７に“１′をセットする（第７図ステップ８５）。

ＣＰＵ４２は電源投入遅延時間設定レジスタ３８および
電源切断遅延時間設定レジスタ３９への設定指示でない
と判断すると（第７図ステップ８０．８３）、電源制御
装置４に否定応答（ＮＡＫ）を出力する（第７図１ステ
ツプ８６）。

また、ＣＰＵ４２は電源投入遅延時間設定レジスタ３８
および電源切断遅延時間設定レジスタ３９への設定が終
了し、ＯＮＴ設定設定−ジスタ４６およびＯＦＴ設定設
定−ジスタ４７に“１“をセットすると（第７図ステッ
プ８１，８２，８４゜８５）、電源制御装置４に肯定応
答（ＡＣＫ）を出力する（第７図ステップ８７）。

すべての情報処理装置１−１〜１−３の電源部３の電源
投入遅延時間設定レジスタ３８および電源切断遅延時間
設定レジスタ３つに電源投入遅延時間および電源切断遅
延時間が設定されると、電源制御装置４はアドレス部６
ａにアドレス　′０′、指令部６ｂに値°０°または“
１゛を設定したデータ６、つまりアドレスがブロードキ
ャストに設定された電源投入指示または電源切断指示の
データを発行する。

各情報処理装置１−１〜１−３の電源部３ではＣＰＵ４
２が電源制御装置４からのデータ６を解析しく第７図ス
テップ７１）、指令部６ｂの値が“０゜であれば、ＣＰ
Ｕ４２は電源投入指示であると判断しく第７図ステップ
７２）　、ＯＮＴ設定設定−ジスタ４６に“１°がセッ
トされているか否かを判定する（第７図ステップ７３）
。

ＯＮＴ設定設定−ジスタ４６に“１″がセ・ソトされて
いなければ、ＣＰＵ４２は電源投入遅延時間設定レジス
タ３８に電源投入遅延時間が設定されていないこと（Ｏ
ＮＴ未設定）を電源制御装置４に通知する（第７図ステ
ップ７４）。

ＯＮＴ設定設定−ジスタ４６に“１”がセットされてい
れば、ＣＰＵ４２は電源投入信号出力回路４０に電源投
入信号遅延回路３２への電源投入指示信号１１２の出力
を指示する（第７図ステ１．プ７５）。

これにより、電源投入信号出力回路４０てはＣＰＵ４２
の制御により電源投入指示信号１１２を電源投入信号遅
延回路３２に出力するので、電源投入信号遅延回路３２
では電源投入遅延時間設定レジスタ３８から与えられた
遅延時間後に電源投入信号ｔｔｉを直流電源発生部３１
に出力する。

また、指令部６ｂの値が“１゛てあれば、ＣＰＵ４２は
電源切断指示であると判断しく第７図ステップ７６）　
、ＯＦＴ設定設定−ジスタ４７に“１”がセットされて
いるか否かを判定する（第７図ステップ７７）。

ＯＦＴ設定設定−ジスタ４７に“１゛がセットされてい
なければ、ＣＰＵ４２は電源切断遅延時間設定レジスタ
３９に電源切断遅延時間が設定されていないこと（ＯＦ
Ｔ未設定）を電源制御装置４に通知する（第７図ステッ
プ７８）。

ＯＦＴ設定設定−ジスタ４７に“１”がセットされてい
れば、ＣＰＵ４２は電源切断信号出力回路４１に電源切
断信号遅延回路３５への電源切断指示信号１１４の出力
を指示する（第７図ステップ７９）。

これにより、電源切断信号出力回路４１ではＣＰＵ４２
の制御により電源切断指示信号１１４を電源切断信号遅
延回路３５に出力するので、電源切断信号遅延回路３５
では電源切断遅延時間設定レジスタ３９から与えられた
遅延時間後に電源切断信号１１３を直流電源発生部３１
に出力する。

また、ＯＮＴ設定設定−ジスタ４６およびＯＦＴ設定設
定−ジスタ４７にセットされた値に応して電源投入切断
を行うことにより、電源投入遅延時間設定レジスタ３８
に電源投入遅延時間が設定されていないことで分電盤５
が過負荷となったり、電源切断遅延時間設定レジスタ３
９に電源切断遅延時間が設定されていないことで電源切
断によるデータ破壊が生じたりするのを防止することか
できる。

このように、情報処理装置１−１の電源部３−ｉにおい
て、電源の投入切断の遅延時間を設定し、電源制御装置
４からの電源投入切断指示が入力されたときにその遅延
時間に応じて電源の投入切断動作を遅延するようにする
ことによって、電源投入切断時間を短縮することかでき
、電源制御装置４の制御を簡単にすることができる。

また、電源の投入切断の遅延時間が電源部３−１におい
て設定されたかどうかをＯＮＴ設定設定−ジスタ４６お
よびＯＦＴ設定設定−ジスタ４７にセットすることによ
り、電源投入時の分電盤５の過負荷や電源切断時のデー
タ破壊を防止することができる。

尚、本発明の一実施例および他の実施例では電源投入遅
延時間設定スイッチ３３−１および電源切断遅延時間設
定スイッチ３６−１により遅延時間を設定し、本発明の
別の実施例およびさらに別の実施例では電源投入遅延時
間設定レジスタ３８および電源切断遅延時間膜・定レジ
スタ３９に電源制御装置４からのデータ６て遅延時間を
設定するようにしているが、各情報処理装置１−ｉに付
属しているキーボードなどの入力部から遅延時間を設定
するようにしてもよく、これに限定されない。

発明の詳細な説明したように本発明の電源制御方式によれば、電源
の投入切断のうち少なくとも一方の遅延時間を設定する
設定手段と、電源制御装置からの電源投入指示および電
源切断指示のうち少なくとも一方が入力されたとき、設
定手段により設定された遅延時間に応じて電源の投入切
断動作を遅延する手段とを複数の情報処理装置各々に設
けるようにすることによって、電源投入切断時間を短縮
することができ、電源制御装置の制御を簡単にすること
ができるという効果がある。

また、本発明の他の電源制御方式によれば、上記の複数
の情報処理装置に夫々、遅延時間が設定手段により設定
されたか否か示す状態情報を保持し、該状態情報が設定
手段により遅延時間が設定されていることを示すとき、
その遅延時間に応じて複数の情報処理装置各々における
電源の投入切断動作を遅延し、該状態情報が設定手段に
より遅延時間が設定されていないことを示すとき、複数
の情報処理装置各々における電源の投入切断動作を抑止
し、電源制御装置に遅延時間の未設定を通知するように
することによって、電源投入時の分電盤の過負荷や電源
切断時のデータ破壊を防止することができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の他の実施例の構成を示すブロック図、第
３図は本発明の別の実施例の電源部の構成を示すブロッ
ク図、第４図（ａ）は第３図の電源部に入力されるデー
タの形式を示す図、第４図（ｂ）は第４図（ａ）のデー
タのアドレス部の内容を示す図、第４図（ｃ）は第４図
（ａ）のデータの指令部の内容を示す図、第５図は本発
明の別の実施例の動作を示すフローチャート、第６図は
本発明のさらに別の実施例の電源部の構成を示すブロッ
ク図、第７図は本発明のさらに別の実施例の動作を示す
フローチャートである。主要部分の符号の説明１−１〜１−ｎ・・・・・・情報処理装置３．３−１・
・・・・・電源部４・・・・・・電源制御装置５・・・・・・分電盤

Claims

【特許請求の範囲】

（１）複数の情報処理装置における電源の投入切断を電
源制御装置により制御する情報処理装置の電源制御方式
であって、前記複数の情報処理装置各々に設けられ、前
記電源の投入切断のうち少なくとも一方の遅延時間を設
定する設定手段と、前記電源制御装置に設けられ、前記
複数の情報処理装置夫々に電源投入指示および電源切断
指示のうち少なくとも一方を送出する送出手段とを有し
、前記電源制御装置の前記送出手段から前記電源投入指
示および前記電源切断指示のうち少なくとも一方が前記
複数の情報処理装置夫々に同時に送出されたとき、前記
複数の情報処理装置各々の前記設定手段により設定され
た前記遅延時間に応じて前記複数の情報処理装置各々に
おける前記電源の投入切断動作を遅延するようにしたこ
とを特徴とする電源制御方式。
（２）複数の情報処理装置における電源の投入切断を電
源制御装置により制御する情報処理装置の電源制御方式
であって、前記複数の情報処理装置各々に設けられ、前
記電源の投入切断のうち少なくとも一方の遅延時間を設
定する設定手段と、前記複数の情報処理装置各々に設け
られ、前記遅延時間が前記設定手段により設定されたか
否か示す状態情報を保持する保持手段と、前記電源制御
装置に設けられ、前記複数の情報処理装置夫々に電源投
入指示および電源切断指示のうち少なくとも一方を送出
する送出手段とを有し、前記電源制御装置の前記送出手
段から前記電源投入指示および前記電源切断指示のうち
少なくとも一方が前記複数の情報処理装置夫々に同時に
送出され、前記複数の情報処理装置各々の前記保持手段
の前記状態情報が前記設定手段により前記遅延時間が設
定されていることを示すとき、前記遅延時間に応じて前
記複数の情報処理装置各々における前記電源の投入切断
動作を遅延し、前記保持手段の前記状態情報が前記設定
手段により前記遅延時間が設定されていないことを示す
とき、前記複数の情報処理装置各々における前記電源の
投入切断動作を抑止し、前記電源制御装置に前記遅延時
間の未設定を通知するようにしたことを特徴とする電源
制御方式。