JPH0467819B2 - - Google Patents
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- JPH0467819B2 JPH0467819B2 JP60186053A JP18605385A JPH0467819B2 JP H0467819 B2 JPH0467819 B2 JP H0467819B2 JP 60186053 A JP60186053 A JP 60186053A JP 18605385 A JP18605385 A JP 18605385A JP H0467819 B2 JPH0467819 B2 JP H0467819B2
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- JP
- Japan
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- synchronization
- counter
- pattern
- mismatch
- pulse
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- Expired - Lifetime
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- 238000005728 strengthening Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
〔産業上の利用分野〕
本発明はデジタル機器に使用される、競合計数
器を用いたデイジタル式の同期保護回路に関す
る。
〔従来の技術〕
従来、この種の同期保護回路は、第4図に示す
ように、同期信号が正しい同期時点に入力する毎
に、一致パルスを発生する同期入力検出回路1
と、同期の不一致パルスaを出力するインバータ
2と、同期の不一致パルスa、一致パルスをそ
れぞれ計数するカウンタ3,4と、カウンタ3が
設定値N1に達したとき出力がセツトされ、カウ
ンタ4が設定値N3に達したときリセツトされる
フリツプ・フロツプ5と、フリツプ・フロツプ5
がセツト状態のとき不一致パルスaの入力毎にハ
ンテイングパルスを出力するアンドゲート6と、
カウンタ3が設定値N1に達するかカウンタ4が
設定値N2に達するかまたはハンテイングパルス
が出力されると、カウンタ3およびカウンタ4を
リセツトする信号を出力するオアゲート7からな
る。
定常状態ではほとんど一致パルスのみである
からカウンタ4が動作し、たまたま符号誤りでカ
ウンタ3が動作しても、カウンタ4の動作によ
り、やがてリセツトされる。同期崩れにより集中
的に誤りが生じると、不一致パルスの生起確率
が大きくなるので、カウンタ3とカウンタ4は競
合し、集中性が大きくなるとカウンタ3は設定値
N1に達してフリツプ・フロツプ5を動作させ、
同期引込み用ハンテイングパルスを発生させる。
第5図は第4図の同期保護回路の動作を示すタ
イミングチヤートである。
最初、同期保護回路は定常状態にあり、ほとん
ど一致パルスのみであり、カウンタ4は設定値
N2=5に達する毎にリセツトされる動作がくり
返される。そして時刻t=t1以後同期崩れにより
不一致パルスaが多くなり始めるとカウンタ4よ
り先にカウンタ3が時刻t2に設定値N1=3に達
し、フリツプ・フロツプ5がセツトされると共に
カウンタ3、カウンタ4はオアゲート7の出力に
よりリセツトされる。したがつて、不一致パルス
aがアンドゲート6に入力する毎にハンテイング
パルスが出力されて同期引込みが行われ、かつオ
アゲート7の出力によりカウンタ3,4がリセツ
トされる。同期引込みによりt=t3以降、一致パ
ルスの発生がなくなり、時刻t=t4にカウンタ
4の計数値がN3=3に達するとフリツプ・フロ
ツプ5がリセツトされ以後は不一致パルスaが入
力しても同期引込みは行われない。
以上の説明からわかるように、前方保護特性は
カウンタ3,4の設定値N1,N2によつて定めら
れ、後方保護特性は、カウンタ4の設定値N3の
レベルからの出力により、ハンテイング状態を表
すフリツプ・フロツプ5をリセツトすることによ
り与えられ、その保護時間はほぼN3に等しい
(以上、産報出版「PCM通信の技術」P116〜
P117)。
〔発明が解決しようとする問題点〕
上述した従来の同期保護回路は、不一致カウン
タの計算設定値N1を小さくすると、伝送路によ
る微小誤り発生があつた場合でも、同期信号が送
られているのに、同期信号でないと誤認する確率
が高くなるので、N1の値は小さくすることがで
きず、一方、N1が大きすぎると同期崩れに追随
できにくくなるという欠点がある。
〔問題点を解決するための手段〕
本発明は、同期信号が自己相関関数の尖鋭な同
期パターンが選択されていることに着目したもの
である。同期パターンとして、例えば0111,
1010,1100,1000の16ビツトを選択した場合、表
1(○は一致ビツト、×はデータビツトを示す)お
よび第3図に示すように同期した正時の一致ビツ
ト数は無論16個であるが2クロツク以内でずれた
場合には、同期パターンと一致したビツト数は、
約9個以下となる。すなわち、一致ビツト数が10
個以上の場合は、正時同期をしているが、同期パ
ターンの一部が伝送路により変化したものと考え
られる。
[Industrial Application Field] The present invention relates to a digital synchronization protection circuit using a competition counter, which is used in digital equipment. [Prior Art] Conventionally, as shown in FIG. 4, this type of synchronization protection circuit includes a synchronization input detection circuit 1 that generates a coincidence pulse every time a synchronization signal is input at a correct synchronization time point.
, an inverter 2 that outputs a synchronization mismatch pulse a, counters 3 and 4 that count the synchronization mismatch pulse a and a match pulse, respectively, and when the counter 3 reaches the set value N1 , the output is set and the counter 4 Flip-flop 5, which is reset when reaches the set value N3 , and flip-flop 5
an AND gate 6 which outputs a hunting pulse every time a mismatch pulse a is input when the is in a set state;
It consists of an OR gate 7 which outputs a signal to reset the counter 3 and counter 4 when the counter 3 reaches the set value N1 , the counter 4 reaches the set value N2 , or a hunting pulse is output. In the steady state, since there are almost only matching pulses, the counter 4 operates, and even if the counter 3 happens to operate due to a code error, the counter 4 is reset soon. When errors occur intensively due to loss of synchronization, the probability of occurrence of mismatched pulses increases, so counters 3 and 4 compete with each other, and when the concentration increases, counter 3 decreases to the set value.
When N 1 is reached, flip-flop 5 is operated,
Generates a hunting pulse for synchronization pull-in. FIG. 5 is a timing chart showing the operation of the synchronization protection circuit of FIG. 4. Initially, the synchronization protection circuit is in a steady state, with almost only coincidence pulses, and counter 4 is at the set value.
The reset operation is repeated every time N 2 =5 is reached. Then, after time t=t1 , when the number of mismatched pulses a starts to increase due to synchronization loss, counter 3 reaches the set value N1 =3 at time t2 before counter 4, and flip-flop 5 is set and counter 3 , the counter 4 is reset by the output of the OR gate 7. Therefore, every time the mismatch pulse a is input to the AND gate 6, a hunting pulse is output to perform synchronization pull-in, and the output of the OR gate 7 resets the counters 3 and 4. Due to the synchronization pull-in, no coincidence pulses are generated after t= t3 , and when the count value of the counter 4 reaches N3 =3 at time t= t4 , the flip-flop 5 is reset and from then on, a mismatch pulse a is input. However, synchronous pull-in is not performed. As can be seen from the above explanation, the forward protection characteristics are determined by the set values N 1 and N 2 of the counters 3 and 4, and the rear protection characteristics are determined by the output from the level of the set value N 3 of the counter 4. It is given by resetting the flip-flop 5 that represents the state, and its protection time is approximately equal to N3 (see above, Sanpo Publishing "PCM Communication Technology" P116~
P117). [Problems to be Solved by the Invention] In the conventional synchronization protection circuit described above, when the calculation setting value N1 of the mismatch counter is made small, even if a minute error occurs in the transmission path, the synchronization signal is still being sent. However, the value of N 1 cannot be made small because there is a high probability that the signal will be misidentified as not being a synchronized signal.On the other hand, if N 1 is too large, it will be difficult to follow the loss of synchronization. [Means for Solving the Problems] The present invention focuses on the fact that a synchronization pattern with a sharp autocorrelation function is selected for the synchronization signal. For example, 0111,
When 16 bits of 1010, 1100, and 1000 are selected, the number of synchronized matching bits on the hour is, of course, 16, as shown in Table 1 (○ indicates matching bits, × indicates data bits) and Figure 3. If the synchronization pattern deviates within two clocks, the number of bits that match the synchronization pattern is
Approximately 9 pieces or less. In other words, the number of matching bits is 10
If the number is more than 1, it is considered that the synchronization is on the hour, but part of the synchronization pattern has changed due to the transmission path.
本発明の実施例について図面を参照して説明す
る。
第1図は本発明の同期保護回路の一実施例を示
すブロツク図、第2図はその動作を示すタイミン
グチヤートである。
本実施例は、第4図に示されている従来の同期
保護回路において、同期信号用として使用する同
期パターンと数ビツト異なつたパターン(以下E
パターンと略す。)を検出するEパターン検出回
路8と、Eパターン検出回路8によつて制御さ
れ、正しい同期時点でEパターン以外の不一致パ
ターンをもつ同期信号が入力する毎に、インバー
タ2の出力である不一致パルスaをカウンタ3に
出力するゲート回路9を備えたものである。
次に、本実施例の動作を第2図のタイミングチ
ヤートを参照して説明する。
第2図の不一致パルスのうち、Eと記した2個
は、Eパターンの同期信号に対応する不一致パル
スである。Eパターン検出回路8は、この信号を
Eパターンとして識別し、ゲート回路9を閉じ
て、カウンタ3の入力パルスからこのEパターン
パルスを除外する。したがつて、同期崩れが起つ
てカウンタ4の計数値がN2に達する前に、カウ
ンタ3の計数値、すなわちEパターンパルスを除
いた不一致パルス数がN1=3に達すると、フリ
ツプ・フロツプ5がセツトされ、同期引込みが行
われる。
以上の動作により、同期信号と考えられる信号
(Eパターン信号)が同期信号でないと誤解され
て同期引込みが行われることが防止され、前方保
護能力を向上する。
〔発明の効果〕
以上説明したように本発明は、Eパターン検出
により不一致カウンタの数の内容を識別し、たと
え同期パターンとは不一致のパターンであつて
も、同期パターンと見做すことが出来る信号の数
を、不一致カウンタの数から差引くことにより、
前方同期保護を強化できる効果がある。
Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the synchronization protection circuit of the present invention, and FIG. 2 is a timing chart showing its operation. This embodiment uses a synchronization pattern (hereinafter E
Abbreviated as pattern. ) and an E pattern detection circuit 8 that detects the E pattern, and every time a synchronization signal having a mismatch pattern other than the E pattern is input at the correct synchronization point, a mismatch pulse that is the output of the inverter 2 is detected. It is equipped with a gate circuit 9 that outputs a to the counter 3. Next, the operation of this embodiment will be explained with reference to the timing chart of FIG. Among the mismatched pulses in FIG. 2, two marked E are mismatched pulses corresponding to the E-pattern synchronization signal. The E pattern detection circuit 8 identifies this signal as an E pattern, closes the gate circuit 9, and excludes this E pattern pulse from the input pulses of the counter 3. Therefore, if the count value of counter 3, that is, the number of mismatched pulses excluding E pattern pulses, reaches N 1 = 3 before the count value of counter 4 reaches N 2 due to loss of synchronization, the flip-flop 5 is set and synchronous pull-in is performed. The above operation prevents a signal considered to be a synchronization signal (E pattern signal) from being misunderstood as not being a synchronization signal and causing synchronization pull-in, thereby improving the forward protection capability. [Effects of the Invention] As explained above, the present invention identifies the content of the number of the mismatch counter by detecting the E pattern, and even if the pattern is mismatched with the synchronization pattern, it can be regarded as the synchronization pattern. By subtracting the number of signals from the number of discrepancies counters,
This has the effect of strengthening forward synchronization protection.
第1図は本発明の同期保護回路の一実施例のブ
ロツク図、第2図は第1図の同期保護回路の動作
を示すタイミングチヤート、第3図は同期パター
ンとして0111101011001000を選択した場合の、受
信タイミングのずれと、同期パターンと一致した
ビツト数との関係をあらわすグラフ、第4図は従
来の同期保護回路のブロツク図、第5図は第4図
の同期保護回路の動作を示すタイミングチヤート
である。
1……同期入力検出回路、2……インバータ、
3……不一致パルスのカウンタ、4……一致パル
スのカウンタ、5……フリツプ・フロツプ、6…
…アンドゲート、7……オアゲート、8……Eパ
ターン検出回路、9……ゲート回路。
FIG. 1 is a block diagram of an embodiment of the synchronization protection circuit of the present invention, FIG. 2 is a timing chart showing the operation of the synchronization protection circuit of FIG. 1, and FIG. 3 is a diagram showing the operation of the synchronization protection circuit of FIG. A graph showing the relationship between the reception timing shift and the number of bits that match the synchronization pattern. Figure 4 is a block diagram of a conventional synchronization protection circuit. Figure 5 is a timing chart showing the operation of the synchronization protection circuit shown in Figure 4. It is. 1... Synchronous input detection circuit, 2... Inverter,
3... Counter of unmatched pulses, 4... Counter of matched pulses, 5... Flip-flop, 6...
...AND gate, 7...OR gate, 8...E pattern detection circuit, 9...gate circuit.
Claims (1)
タと同期不一致パルスを計数する不一致パルスカ
ウンタとからなる競合計数器による同期保護回路
において、 同期信号用として使用する同期パターンと比較
して不一致となるビツト数が数ビツト以下である
不一致パターンを検出する検出手段と、 通常は入力した不一致パルスを不一致パルスカ
ウンタに出力するが、前記検出手段によつて前記
不一致パターンが検出されると前記不一致パルス
を前記不一致パルスカウンタに出力しないゲート
手段を備えたことを特徴とする同期保護回路。[Claims] 1. In a synchronization protection circuit using a contention counter consisting of a coincidence pulse counter that counts synchronization coincidence pulses and a mismatch pulse counter that counts synchronization mismatch pulses, the synchronization pattern is compared with a synchronization pattern used for a synchronization signal. a detection means for detecting a mismatch pattern in which the number of mismatched bits is several bits or less; and a detection means for normally outputting the input mismatch pulse to a mismatch pulse counter; A synchronization protection circuit comprising gate means for not outputting a mismatch pulse to the mismatch pulse counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60186053A JPS6247234A (en) | 1985-08-23 | 1985-08-23 | Synchronism protecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60186053A JPS6247234A (en) | 1985-08-23 | 1985-08-23 | Synchronism protecting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6247234A JPS6247234A (en) | 1987-02-28 |
JPH0467819B2 true JPH0467819B2 (en) | 1992-10-29 |
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ID=16181569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60186053A Granted JPS6247234A (en) | 1985-08-23 | 1985-08-23 | Synchronism protecting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6247234A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2657006B2 (en) * | 1991-02-08 | 1997-09-24 | ユーオーピー | Improved method for adsorptive separation of n-paraffins using a non-n-hydrocarbon prepulse stream |
-
1985
- 1985-08-23 JP JP60186053A patent/JPS6247234A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6247234A (en) | 1987-02-28 |
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