JPH046023B2 - - Google Patents
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- JPH046023B2 JPH046023B2 JP58050824A JP5082483A JPH046023B2 JP H046023 B2 JPH046023 B2 JP H046023B2 JP 58050824 A JP58050824 A JP 58050824A JP 5082483 A JP5082483 A JP 5082483A JP H046023 B2 JPH046023 B2 JP H046023B2
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- Japan
- Prior art keywords
- clock
- normal
- time
- hardware clock
- interval timer
- Prior art date
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- Expired - Lifetime
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- 230000002159 abnormal effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 12
- 230000005856 abnormality Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
＜発明の分野＞
本発明はシステムハードウエア時計を有するコ
ンピユータシステムにおけるこのハードウエア時
計をチエツクする方法に関する。
ンピユータシステムにおけるこのハードウエア時
計をチエツクする方法に関する。
＜従来技術とその問題点＞
一搬にコンピユータシステムでは、これが時々
刻々変化するものの制御等に使われる場合は、シ
ステム及び装置内にウオツチドツグタイマ等のハ
ードウエア時計を有し、そのハードウエア時計か
らのパルスによつて時間による割り込みをかけた
り、時刻を読むことにより、時間による所要の制
御を果すのが通例である。このような制御に用い
られるハードウエア時計は、安定した発振回路と
分周器、カウンタ等で作られるが、いずれにせ
よ、交通制御システムの様な時刻制御が重要な役
割を果すシステムにおいては十分な信頼性が要求
される。ところが、従来のシステムでは部品の受
け入れ時の各個別部品のテスト及び組み立て完了
後のテストのあとはハードウエア時計が正常に動
作していることを信用するほかになく、したがつ
てハードウエア時計が正常に動作していないため
にこのような制御システムが正確に制御動作をし
ていなくてもそのことを検知して所定の処置を行
うことに難点があつた。
刻々変化するものの制御等に使われる場合は、シ
ステム及び装置内にウオツチドツグタイマ等のハ
ードウエア時計を有し、そのハードウエア時計か
らのパルスによつて時間による割り込みをかけた
り、時刻を読むことにより、時間による所要の制
御を果すのが通例である。このような制御に用い
られるハードウエア時計は、安定した発振回路と
分周器、カウンタ等で作られるが、いずれにせ
よ、交通制御システムの様な時刻制御が重要な役
割を果すシステムにおいては十分な信頼性が要求
される。ところが、従来のシステムでは部品の受
け入れ時の各個別部品のテスト及び組み立て完了
後のテストのあとはハードウエア時計が正常に動
作していることを信用するほかになく、したがつ
てハードウエア時計が正常に動作していないため
にこのような制御システムが正確に制御動作をし
ていなくてもそのことを検知して所定の処置を行
うことに難点があつた。
＜発明の目的＞
本発明は、ハードウエア時計が正確に計時動作
をしているか否かを容易にチエツクできるように
することを目的とする。
をしているか否かを容易にチエツクできるように
することを目的とする。
＜発明の構成と効果＞
本発明は、このような目的を達成するため、ハ
ードウエア時計とは独立したインターバルタイマ
を用意し、このインターバルタイマによる定期的
なCPUへの割込みによりハードウエア時計の計
時出力の変化を常に監視し、この計時出力の変化
が一定の許容範囲内に入つているときは正常と判
断し、該範囲内に入つていないときは異常と判断
するようにしてハードウエア時計の計時機能をチ
エツクするようにしている。したがつて、本発明
によれば、交通制御システム等のシステムにおい
て特にハードウエア時計を備えたコンピユータシ
ステムにおいてはそのチエツクによりシステム動
作の停止や回復のための信号を、システム動作中
でも出力することができ、これによりシステム全
体の動作が異常のまま行われることを阻止する一
方で正常のときは速やかにその動作を回復させる
ことが可能となり、安全で、より信頼性が高い制
御システムを作ることに貢献すること極めて大で
ある。
ードウエア時計とは独立したインターバルタイマ
を用意し、このインターバルタイマによる定期的
なCPUへの割込みによりハードウエア時計の計
時出力の変化を常に監視し、この計時出力の変化
が一定の許容範囲内に入つているときは正常と判
断し、該範囲内に入つていないときは異常と判断
するようにしてハードウエア時計の計時機能をチ
エツクするようにしている。したがつて、本発明
によれば、交通制御システム等のシステムにおい
て特にハードウエア時計を備えたコンピユータシ
ステムにおいてはそのチエツクによりシステム動
作の停止や回復のための信号を、システム動作中
でも出力することができ、これによりシステム全
体の動作が異常のまま行われることを阻止する一
方で正常のときは速やかにその動作を回復させる
ことが可能となり、安全で、より信頼性が高い制
御システムを作ることに貢献すること極めて大で
ある。
＜実施例の説明＞
以下、本発明を図面に示す実施例に基づいて詳
細に説明する。
細に説明する。
第１図はこの実施例の方法が適用されるコンピ
ユータシステムの基本的な構成ブロツク図であ
る。このコンピユータシステム１はCPU２と時
計LSI等のハードウエア時計３と、所定時間ご
と、実施例では１秒ごとに１パルスを出すインタ
ーバルタイマ４とを備える。CPU２とハードウ
エア時計３はバス（BUS）５で接続し、インタ
ーバルタイマ４はCPU２割り込みライン６に接
続する。ハードウエア時計３の動作チエツクはこ
のインターバルタイマ４によつて作られる周期的
なパルスによつてかかる割り込みの割り込み処理
ルーチン（第３図）にて行う。
ユータシステムの基本的な構成ブロツク図であ
る。このコンピユータシステム１はCPU２と時
計LSI等のハードウエア時計３と、所定時間ご
と、実施例では１秒ごとに１パルスを出すインタ
ーバルタイマ４とを備える。CPU２とハードウ
エア時計３はバス（BUS）５で接続し、インタ
ーバルタイマ４はCPU２割り込みライン６に接
続する。ハードウエア時計３の動作チエツクはこ
のインターバルタイマ４によつて作られる周期的
なパルスによつてかかる割り込みの割り込み処理
ルーチン（第３図）にて行う。
次に第２図、第３図のフローチヤートおよび第
４図〜第６図の時間線図を参照しながら、実施例
の方法について説明する。第２図はCPU２のメ
インプログラムフローチヤートである。電源オン
時、ステツプMS1で初期設定を行なう。このス
テツプMS1ではCPU２はＭ、Ｎ、Ｐ、Ｅという
４つのメモリ領域を確保し、それぞれに初期設定
値である１、１、０、０を入力する。Ｍは第４図
での記号を用いて表現すると現在時刻ｔをｔ＝
Tiとすれば２回前の時刻Ti-2にサンプルした第
１時間データDi-2と３回前の時刻Ti-3にサンプル
した第２時間データD-3との差である。即ちＭ＝
Di-2−Di-3、Ｎは１回前の時刻Ti-1にサンプルし
た第３時間データDi-1と第１時間データDi-2との
差である。即ちＮ＝Di-1−Di-2、Ｐは第３時間デ
ータDi-1が入る。即ちＰ＝Di-1、Ｅはエラーのカ
ウント数である。以上のように初期設定を行なつ
た後CPU２は割込みの受けつけを可として、本
来の制御プログラムを実行する。割込みに関して
はステツプMS2の割込み待ちの状態となる。次に
インターバルタイマ４からの割込みが入ると、第
３図のインターバルタイマ４の割込処理ルーチン
に入いる。ステツプIS1ではハードウエア時計３
のの時間データDtを読む。
４図〜第６図の時間線図を参照しながら、実施例
の方法について説明する。第２図はCPU２のメ
インプログラムフローチヤートである。電源オン
時、ステツプMS1で初期設定を行なう。このス
テツプMS1ではCPU２はＭ、Ｎ、Ｐ、Ｅという
４つのメモリ領域を確保し、それぞれに初期設定
値である１、１、０、０を入力する。Ｍは第４図
での記号を用いて表現すると現在時刻ｔをｔ＝
Tiとすれば２回前の時刻Ti-2にサンプルした第
１時間データDi-2と３回前の時刻Ti-3にサンプル
した第２時間データD-3との差である。即ちＭ＝
Di-2−Di-3、Ｎは１回前の時刻Ti-1にサンプルし
た第３時間データDi-1と第１時間データDi-2との
差である。即ちＮ＝Di-1−Di-2、Ｐは第３時間デ
ータDi-1が入る。即ちＰ＝Di-1、Ｅはエラーのカ
ウント数である。以上のように初期設定を行なつ
た後CPU２は割込みの受けつけを可として、本
来の制御プログラムを実行する。割込みに関して
はステツプMS2の割込み待ちの状態となる。次に
インターバルタイマ４からの割込みが入ると、第
３図のインターバルタイマ４の割込処理ルーチン
に入いる。ステツプIS1ではハードウエア時計３
のの時間データDtを読む。
次にステツプIS2で時間データDt＝０か否かを
判別し、０の時はステツプIS4に分枝して60−Ｐ
（＝Ｉ）に演算し、時間データDt＝０でなければ
ステツプIS3に分枝してDt−Ｐ（＝Ｉ）を演算し
てステツプIS5に移る。
判別し、０の時はステツプIS4に分枝して60−Ｐ
（＝Ｉ）に演算し、時間データDt＝０でなければ
ステツプIS3に分枝してDt−Ｐ（＝Ｉ）を演算し
てステツプIS5に移る。
次にハードウエア時計３の計時動作が正常か異
常かの判定であるが、次に示す条件により行な
う。
常かの判定であるが、次に示す条件により行な
う。
条件１：Ｉ＝１であれば正常
条件２：Ｉ＝２のときＮ≦１であれば正常
条件３：Ｉ＝０のときＭ＋Ｎ＝２であれば正常
条件４：上記以外は異常
この実施例ではインターバルタイマ４の周期を
１秒としたので、通常、Ｉは現在の時刻と１パル
ス前の時刻との差である。したがつてＩ＝１とな
るべきであるが、必ずしもハードウエア時計３と
インターバルタイマ４とが正確に位相まで同期す
るとは考えられないし割込処理の遅れも考慮する
とＩ＝０、Ｉ＝２の時でも正常な場合がありう
る。条件２、３はその場合３パルス前までさかの
ぼつて前歴を調べることによつて正常か異常かを
判断しようとするものである。これをプログラム
化するとステツプIS5以下となる。
１秒としたので、通常、Ｉは現在の時刻と１パル
ス前の時刻との差である。したがつてＩ＝１とな
るべきであるが、必ずしもハードウエア時計３と
インターバルタイマ４とが正確に位相まで同期す
るとは考えられないし割込処理の遅れも考慮する
とＩ＝０、Ｉ＝２の時でも正常な場合がありう
る。条件２、３はその場合３パルス前までさかの
ぼつて前歴を調べることによつて正常か異常かを
判断しようとするものである。これをプログラム
化するとステツプIS5以下となる。
ステツプIS5ではＩ＝０かどうかの判定を行う。
Ｉ＝０であればステツプIS7へ進み、Ｉ≠０であ
ればステツプIS6へ分枝する。ステツプIS7ではＩ
＝０のときにＭ＋Ｎ＝２の条件３を満すかどうか
を調べ条件を満たせばYESと判定し、正常とし
てステツプIS11へ移るが、条件を満さないときは
NOと判定し異常としてステツプIS10へ移る。ス
テツプIS6では条件１の判定を行い、Ｉ＝１であ
ればYESと判定し、無条件に正常とみなしステ
ツプIS11へ移るが、Ｉ≠１であればNOと判定し
次のステツプIS8へ移る。ステツプIS8では条件２
の判定を行う。即ちＩ＝２かどうかを調べＩ＝２
でなければＩは３以上であるからNOと判定した
だち異常としてステツプIS10に移るが、Ｉ＝２の
ときでも正常であることがあるから、この場合は
YESと判定し次のステツプIS9でＮ≦１であるか
どうかをみてＮ≦１であればYESと判定し正常
とし、Ｎ＞１であればNOと判定し異常とする。
異常の場合はすべてステツプIS10へ移る。このス
テツプIS10で異常カウンタＥをカウントアツプす
る。正常な場合はステツプIS11で異常カウンタＥ
を０にクリアしておく。以上で正常・異常の判定
を終り、次のデータのための比較値を用意するた
めにステツプIS12で時間データDtをメモリ領域
Ｐに入れ、ステツプIS13でメモリ領域Ｍの内容を
メモリ領域Ｎの内容に書き換えステツプIS14でメ
モリ領域ＮにＩの値をストアする。次にIS15で異
常カウンタＥの内容を調べＥが３以上であれば
YESと判定し、次のステツプIS16で時刻異常の
出力を出すが、Ｅが２までであればNOと判定
し、再び次のパルスを待ち異常出力をせずに割込
処理ルーチンを終り、第２図のメインプログラム
に戻る。この実施例ではＥが３つ以上で異常と
し、システムに対して異常出力を出すことにして
いるが、これは何らかの原因でノイズ的に１度ぐ
らいはカウントミスをするようなことがあるかも
知れないが、その後の経過がよければ正常と判断
しようという思想であるので、Ｅ＝３という判定
規準は本質的なものではなく、より厳しい精度を
要求されるときは小さくし、逆にラフの精度でよ
ければ大きくするとよい。
Ｉ＝０であればステツプIS7へ進み、Ｉ≠０であ
ればステツプIS6へ分枝する。ステツプIS7ではＩ
＝０のときにＭ＋Ｎ＝２の条件３を満すかどうか
を調べ条件を満たせばYESと判定し、正常とし
てステツプIS11へ移るが、条件を満さないときは
NOと判定し異常としてステツプIS10へ移る。ス
テツプIS6では条件１の判定を行い、Ｉ＝１であ
ればYESと判定し、無条件に正常とみなしステ
ツプIS11へ移るが、Ｉ≠１であればNOと判定し
次のステツプIS8へ移る。ステツプIS8では条件２
の判定を行う。即ちＩ＝２かどうかを調べＩ＝２
でなければＩは３以上であるからNOと判定した
だち異常としてステツプIS10に移るが、Ｉ＝２の
ときでも正常であることがあるから、この場合は
YESと判定し次のステツプIS9でＮ≦１であるか
どうかをみてＮ≦１であればYESと判定し正常
とし、Ｎ＞１であればNOと判定し異常とする。
異常の場合はすべてステツプIS10へ移る。このス
テツプIS10で異常カウンタＥをカウントアツプす
る。正常な場合はステツプIS11で異常カウンタＥ
を０にクリアしておく。以上で正常・異常の判定
を終り、次のデータのための比較値を用意するた
めにステツプIS12で時間データDtをメモリ領域
Ｐに入れ、ステツプIS13でメモリ領域Ｍの内容を
メモリ領域Ｎの内容に書き換えステツプIS14でメ
モリ領域ＮにＩの値をストアする。次にIS15で異
常カウンタＥの内容を調べＥが３以上であれば
YESと判定し、次のステツプIS16で時刻異常の
出力を出すが、Ｅが２までであればNOと判定
し、再び次のパルスを待ち異常出力をせずに割込
処理ルーチンを終り、第２図のメインプログラム
に戻る。この実施例ではＥが３つ以上で異常と
し、システムに対して異常出力を出すことにして
いるが、これは何らかの原因でノイズ的に１度ぐ
らいはカウントミスをするようなことがあるかも
知れないが、その後の経過がよければ正常と判断
しようという思想であるので、Ｅ＝３という判定
規準は本質的なものではなく、より厳しい精度を
要求されるときは小さくし、逆にラフの精度でよ
ければ大きくするとよい。
次に例をあげて、判定条件の有効性を示す。第
４図は正常の例のタイミングチヤートであり、第
４図ａはハードウエア時計の時刻、第４図ｂはイ
ンターバルタイマを示す。Tiをサンプル時刻、
Diをその時の時間データとする。今、Tiが現在
のサンプル時刻であると仮定するとDi＝26、Di-1
＝25、Di-2＝25、Di-3＝24であるから各メモリ領
域Ｍ、Ｎ、Ｉ、Ｐにストアされているデータは、
それぞれ Ｍ＝Di-2−Di-3＝25−24＝１ Ｎ＝Di-1−Di-2＝25−25＝０ Ｐ＝Di-1＝25 Ｉ＝Di−Ｐ＝26−25＝１ であるから上述した条件１より正常である。
４図は正常の例のタイミングチヤートであり、第
４図ａはハードウエア時計の時刻、第４図ｂはイ
ンターバルタイマを示す。Tiをサンプル時刻、
Diをその時の時間データとする。今、Tiが現在
のサンプル時刻であると仮定するとDi＝26、Di-1
＝25、Di-2＝25、Di-3＝24であるから各メモリ領
域Ｍ、Ｎ、Ｉ、Ｐにストアされているデータは、
それぞれ Ｍ＝Di-2−Di-3＝25−24＝１ Ｎ＝Di-1−Di-2＝25−25＝０ Ｐ＝Di-1＝25 Ｉ＝Di−Ｐ＝26−25＝１ であるから上述した条件１より正常である。
第５図は異常の例のタイミングチヤートであ
り、第５図ａ，ｂは第４図ａ，ｂにそれぞれ．対
応する。前記と同様にしてDi＝29、Di-1＝27、
Di-2＝25、Di-3＝23であるから、各メモリ領域
Ｍ、Ｎ、Ｉ、Ｐにストアされているデータは、そ
れぞれ Ｍ＝Di-2−Di-3＝25−23＝２ Ｎ＝Di-1−Di-2＝27−25＝２ Ｐ＝Di-1＝27 Ｉ＝Di−Ｐ＝29−27＝２ でＩ＝２のときメモリ領域ＮではＮがＮ≦１の条
件２を満さないから異常である。
り、第５図ａ，ｂは第４図ａ，ｂにそれぞれ．対
応する。前記と同様にしてDi＝29、Di-1＝27、
Di-2＝25、Di-3＝23であるから、各メモリ領域
Ｍ、Ｎ、Ｉ、Ｐにストアされているデータは、そ
れぞれ Ｍ＝Di-2−Di-3＝25−23＝２ Ｎ＝Di-1−Di-2＝27−25＝２ Ｐ＝Di-1＝27 Ｉ＝Di−Ｐ＝29−27＝２ でＩ＝２のときメモリ領域ＮではＮがＮ≦１の条
件２を満さないから異常である。
第６図は他の異常の例のタイミングチヤートで
あり、第６図ａ，ｂは第４図ａ，ｂ、第５図ａ，
ｂにそれぞれ対応する。前記と同様にしてDi＝
24、Di-1＝24、Di-2＝23、Di-3＝23であるから、
各メモリ領域Ｍ、Ｎ、Ｉ、Ｐにストアされている
データは、それぞれ Ｍ＝Di-2−Di-3＝23−23＝０ Ｎ＝Di-1−Di-2＝24−23＝１ Ｐ＝Di-1＝24 Ｉ＝Di−Di-1＝24−24＝０ でＩ＝０のときＭ＋Ｎ＝１となり条件３を満さな
いから異常である。
あり、第６図ａ，ｂは第４図ａ，ｂ、第５図ａ，
ｂにそれぞれ対応する。前記と同様にしてDi＝
24、Di-1＝24、Di-2＝23、Di-3＝23であるから、
各メモリ領域Ｍ、Ｎ、Ｉ、Ｐにストアされている
データは、それぞれ Ｍ＝Di-2−Di-3＝23−23＝０ Ｎ＝Di-1−Di-2＝24−23＝１ Ｐ＝Di-1＝24 Ｉ＝Di−Di-1＝24−24＝０ でＩ＝０のときＭ＋Ｎ＝１となり条件３を満さな
いから異常である。
図面は本発明の実施例に係り、第１図は実施例
方法が適用されるコンピユータシステムの概略構
成ブロツク図、第２図は該コンピユータにおける
CPUのメインプログラムフローチヤート、第３
図はインターバルタイマによるCPUへの割込処
理プログラムフローチヤート、第４図〜第６図は
ハードウエア時計の正常時・異常時のタイミング
チヤートの例を示し、第４図は正常時の、第５
図、第６図は異常時の各タイミングチヤートであ
る。 １……コンピユータシステム、２……ハードウ
エア時計、３……CPU、４……インターバルタ
イマ。
方法が適用されるコンピユータシステムの概略構
成ブロツク図、第２図は該コンピユータにおける
CPUのメインプログラムフローチヤート、第３
図はインターバルタイマによるCPUへの割込処
理プログラムフローチヤート、第４図〜第６図は
ハードウエア時計の正常時・異常時のタイミング
チヤートの例を示し、第４図は正常時の、第５
図、第６図は異常時の各タイミングチヤートであ
る。 １……コンピユータシステム、２……ハードウ
エア時計、３……CPU、４……インターバルタ
イマ。
Claims (1)
- １ ハードウエア時計の出力により所定の制御を
行うコンピユータシステムにおいて、前記ハード
ウエア時計とは独立のインターバルタイマーを用
意し、このインターバルタイマによりCPUへの
定期的な割込みを行い、この割込みによりハード
ウエア時計の計時出力の変化を常に監視し、この
計時出力変化が、一定の許容範囲内に入つている
か否かにより正常・異常の判断を行うことを特徴
とするシステムハードウエア時計のチエツク方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050824A JPS59176852A (ja) | 1983-03-27 | 1983-03-27 | システムハ−ドウエア時計のチエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050824A JPS59176852A (ja) | 1983-03-27 | 1983-03-27 | システムハ−ドウエア時計のチエツク方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176852A JPS59176852A (ja) | 1984-10-06 |
| JPH046023B2 true JPH046023B2 (ja) | 1992-02-04 |
Family
ID=12869513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050824A Granted JPS59176852A (ja) | 1983-03-27 | 1983-03-27 | システムハ−ドウエア時計のチエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176852A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3690555B2 (ja) * | 1997-10-08 | 2005-08-31 | 富士通株式会社 | 時刻管理変更装置および外部割込み保護装置 |
-
1983
- 1983-03-27 JP JP58050824A patent/JPS59176852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176852A (ja) | 1984-10-06 |
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