JPH0459781B2

JPH0459781B2 -

Info

Publication number: JPH0459781B2
Application number: JP60202487A
Authority: JP
Inventors: Joonzu Aaden
Original assignee: Schlumberger Overseas SA
Current assignee: Schlumberger Overseas SA
Priority date: 1984-09-13
Filing date: 1985-09-12
Publication date: 1992-09-24
Also published as: US4652977A; JPS6171656A

Description

【発明の詳細な説明】産業上の利用分野本発明は、マイクロエレクトロニクス・モジユ
ール及びマイクロエレクトロニクス・モジユール
の製造方法に関し、特に共に熱処理された多層セ
ラミツクサブストレート、相互接続されたセラミ
ツクサブストレート、及び少なくとも一つの電子
チツプキヤリアを備えるマイクロエレクトロニク
ス・モジユールに関する。マイクロエレクトロニ
クス・モジユールは、井試錐孔内で使用を目的と
する検層工具において特に有益である。

従来の技術井試錐孔内で使用される検層工具において、多
数の種類の器具が検層工具内に配置され、従来技
術で周知のように、井試錐孔から各種の情報を測
定する。そのような器具と関連して、検層工具内
に配置され、回路基板に取り付けられている多数
のマイクロエレクトロニクス・モジユールを提供
することが必要である。一般的に、マイクロエレ
クトロニクス・チツプ、すなわちハイブリツド回
路基板が得られそして金属容器内に配置される。
ハイブリツド回路基板、すなわちチツプを最初に
テストし、その後金属容器内に密封しなければな
らない。更に、金属容器を密封する前に、チツプ
をサブストレートに接着し、そしてサブストレー
トとチツプとの間にワイヤリード線を接続しなけ
ればならない。その上、サブストレートを、完成
したマイクロエレクトロニクス・モジユールが回
路基板に挿入されるように従来の相互接続ピンに
ワイヤボンデイングしなければならない。従来技
術の構造に関連した欠点は、多くの退屈なそして
詳細な組立工程が必要であり、結果として組立過
程が労働力を必要としそして高価になることであ
る。

密封された電子チツプ・キヤリヤ内に配置され
たマイクロエレクトロニクス・チツプのような表
面取付装置の出現で、前述の欠点のいくつかが除
去されている。しかし、退屈な骨の折れる組立工
程を利用することがまだ必要なので、表面取付装
置に関連する欠点がある。表面取付装置が有用で
あるには、完成したマイクロエレクトロニクス・
モジユールを所望する回路にピン接続するか又
は／そしてプラグ接続するために多くのワイヤ線
及び相互接続ピンが与えられなければならない。
既製の電子チツプ・キヤリヤが厚膜多層回路を有
するセラミツクサブストレート上に取り付けら
れ、そして導体ピンがそのセラミツクサブストレ
ートの下側に取り付けられるけれども、そのよう
なマイクロエレクトロニクス・モジユールは、検
層工具内では容易に使用することができない。極
度の温度差と厳しい衝撃力及び振動力との組合せ
サイクルにより、検層装置がその装置の動作中特
定範囲の厳しい環境条件をうける。このような、
マイクロエレクトロニクス・モジユールが高強度
特性を有することが必要である。特に、コネク
タ・ピンのセラミツクサブストレートの下側への
接続は、厳しい衝撃力及び振動力を考慮して十分
強くなければならない。前述のモジユールは、チ
ツプ・キヤリアをセラミツクサブストレート上に
配置しており、厚膜多層回路は、そのセラミツク
サブストレート上に配置されていて、このモジユ
ールは、検層工具内で使用するために十分な強度
特性を有していなく、特にサブストレートとコネ
クタ・ピンとの間の接続の強度は十分でない。そ
のようなモジユールの欠点は、更に、極端な温度
差、特に検層工具がうける高温によつてそのモジ
ユールの製造に関連して使用されるはんだパツド
が劣化することである。

電子チツプ・キヤリヤをそのサブストレート上
に直接配置する共に熱処理された多層セラミツク
サブストレートを使用することが考慮されてい
る。そのようなサブストレートは、前述したよう
な必要な強度特性を有している。しかし、そのマ
イクロエレクトロニクス・モジユールに関連する
欠点がある。特に、共に熱処理された多層サブス
トレートに関連する生産及び生産設備の費用は、
特に限られた数だけのマイクロエレクトロニク
ス・モジユールが必要なとき、そのような回路を
前述したセラミツクサブストレートの型の上に配
置するコストと比較して非常に大きい。このよう
に、次のようなマイクロエレクトロニクス・モジ
ユールを製造することが望ましい。すなわち、特
にコネクタ・ピンの接続に関して高強度特性を有
すること、劣化しないで高温に対して耐えること
ができること、製造に関して低い生産及び生産設
備コストであることである。

従つて、本発明を開発する前には、電子チツプ
キヤリヤ、共に熱処理された多層セラミツクサブ
ストレートに電気的に接続されているセラミツク
サブストレート上に配置された厚膜ハイブリツド
回路を備えるマイクロエレクトロニクス・モジユ
ールは存在していなかつたし；又容易に製造で
き、超高温に耐えることができ且つ試錐孔内の検
層工具がうける厳しい衝撃力及び振動力に耐える
ことができる構造を与え、効率的に且つ経済的に
組み立てられるマイクロエレクトロニクス・モジ
ユールを作る方法も存在していなかつた。それ
故、井試錐孔内で検層工具と共に使用するため
に、マイクロエレクトロニクス・モジユール及び
その生産方法のための技術が求められてきた。こ
の技術とは、電子チツプ・キヤリアを共に熱処理
された多層セラミツクサブストレートに接続され
たセラミツクサブストレート上に配置された厚膜
ハイブリツドと組合させるようにし、効果的に且
つ経済的に組み立てられ、そして超高温に耐える
ことができ且つ試錐孔内の検層工具がうける厳し
い衝撃力及び震動力に耐えることができるもので
ある。

発明の要約本発明によれば、前述の利点は、このマイクロ
エレクトロニクス・モジユールによつて達成され
ている。本発明は、共に熱処理された多層セラミ
ツクサブストレートを備えており、この多層セラ
ミツクサブストレートは上面及び底面を有してい
て、複数のピン導体がこの底面上に配置されてい
て、このピン導体が上面に配置された第１の１組
のはんだパツドに電気的に接続されており；相互
接続セラミツクサブストレートを備えており、こ
の相互接続セラミツクサブストレートが厚膜多層
回路をもつ上位面及び下位面を有していて、この
厚膜多層回路が上位面及び下位面を有していてそ
の相互接続セラミツクサブストレートの上位面に
配置されていて、この厚膜多層回路が相互接続セ
ラミツクサブストレートの上位面に配置された第
２の１組のはんだパツドに電気的に接続されてい
て、第３の１組のはんだパツドが相互接続セラミ
ツクサブストレートの下位面上に配置されてお
り、この厚膜多層回路がこの回路の上位面上に配
置された第４の１組のはんだパツドを備えてお
り；厚膜多層回路の上位面上に配置された少なく
とも１つの電子表面取付装置を備えており、この
少なくとも１つの電子表面取付装置が第４の１組
のはんだパツドのうちの少なくとも１つに電気的
に接続されている少なくとも１つのはんだパツド
を有しており；第１、第２、第３の組のはんだパ
ツドが合致する関係で重なり合つて配置されてい
てそしてはんだによつて互いに電気的に且つ機械
的に接続されていて、それによつて電子表面取付
装置がピン導体に電気的に接続されている。

本発明の別の特徴は、第２、第３の組のはんだ
パツドが相互接合セラミツクサブストレートの少
なくとも１つの外周端に沿つて配置されることで
ある。本発明の更に別の特徴は、少なくとも１つ
のキヤスタレーシヨンが相互接続セラミツクサブ
ストレートの少なくとも１つの外周端で形成さ
れ、そして第２、第３の組のはんだパツドのそれ
ぞれのうち少なくとも１つのはんだパツドが少な
くとも１つのキヤスタレーシヨンに隣接して配置
されることである。

本発明の他の特徴は、第２、第３の組のはんだ
パツドのうちのそれぞれのはんだパツドが相互接
続セラミツクサブストレートの外周端に形成され
たキヤスタレーシヨンに隣接して配置され、そし
て更に、第２、第３の組のはんだパツドの各々の
はんだパツドがキヤスタレーシヨンと接触するよ
うに配置されていることである。

本発明は、また、マイクロエレクトロニクス・
モジユールの製造方法を含んでいる。このマイク
ロエレクトロニクス・モジユールは、上面及び底
面、さらに少なくとも１つの電子表面取付装置を
有する共に熱処理された多層セラミツクサブスト
レートを備えている。この方法は、次の段階から
成つている。すなわち、複数のピン導体を共に熱
処理された多層セラミツクサブストレートの底面
上に配置し、そしてその複数のピン導体と電気的
に接続関係にある第１の１組のはんだパツドを上
面に配置し；上位面及び下位面を有する相互接続
セラミツクサブストレート上に上位面及び下位面
を有する厚膜多層回路を形成し；第２の１組みの
はんだパツドを厚膜多層回路と電気的に接続関係
にある相互接続セラミツクサブストレートの上位
面に配置し；第３の１組のはんだパツドを相互接
続セラミツクサブストレートの下位面上に配置
し；第４の１組のはんだパツドを厚膜多層回路の
上位面に接続し；合致する関係に互いに重ね合わ
せている第１、第２、第３の組のはんだパツドを
もつて共に熱処理された多層セラミツクサブスト
レート上に相互接続セラミツクサブストレートを
配置し；第１、第２、第３の組のはんだパツドを
はんだ付けをすることによつて多層セラミツクサ
ブストレートと相互接続セラミツクサブストレー
トを電気的に且つ機械的に接続し；第４の１組の
はんだパツド上に少なくとも１つの電子表面取付
装置を配置しそしてはんだ付けをし、それによつ
て電子表面取付装置が複数のピン導体と電気的な
接続関係にすることである。

本発明の方法の別の特徴は、第１、第２、第３
の組のはんだパツドをはんだ付けするためにリフ
ロー（reflow）はんだ付法を使用する段階を含
んでいることである。本発明の方法の更に別な特
徴は、相互接続セラミツクサブストレートの少な
くとも１つの外周端に沿つて第２、第３の組のは
んだパツドを配置する段階を含んでいることであ
る。

本発明の方法の他の特徴は、相互接続セラミツ
クサブストレートの少なくとも１つの外周端に少
なくとも１つのキヤスタレーシヨンを形成する段
階及び第２、第３の組のはんだパツドのそれぞれ
のうち少なくとも１つのはんだパツドを少なくと
も１つのキヤスタレーシヨンに隣接するように配
置する段階を備えていることである。

本発明の方法の別の特徴は、第２、第３のはん
だパツドの各々のうち少なくとも１つのはんだパ
ツドを少なくとも１つのキヤスタレーシヨンと接
触するように配置すること含んでいることであ
る。

本発明によるマイクロエレクトロニクス及びそ
の製造方法は、従来提案されたマイクロエレクト
ロニクス・モジユール及びその製造方法と比較し
たとき、次の利点を有している。すなわち、予備
試験した電子チツプ・キヤリア、すなわち電子表
面取付装置を効率的に且つ経済的に製造された共
に熱処理された多層セラミツクサブストレートに
関連した厚膜多層回路に結合し；高温及び試錐孔
内の検層工具がうける厳しい衝撃力及び震動力に
耐えることができるマイクロエレクトロニクス・
モジユールを提供し；共に熱処理された多層セラ
ミツクサブストレート及び多層集膜回路と電子チ
ツプ・キヤリアをその上に取り付けさせている相
互接続セラミツクサブストレートを作るために別
別の製造工程が使用され、それによつて最適技術
が利用されそれからの別の素子を効率的に且つ経
済的に製造することができることである。

実施例本発明を好ましい実施例に関連して記述するけ
れども本発明をその実施例に制限しようとするも
のではないことを理解されたい。これに反して、
特許請求の範囲で示されるように、本発明の精神
及び範囲内に含まれる全ての代わりのもの、変更
されたもの、同等なものに及ぶことを意図してい
る。

第１図から第３図について本発明によるマイク
ロエレクトロニクス・モジユール６０を説明す
る。マイクロエレクトロニクス・モジユール６０
は、共に熱処理された多層セラミツクサブストレ
ート６１と、その上に配置された厚膜多層回路６
３を有する相互接続セラミツクサブストレート６
２と、厚膜多層回路及び相互接続セラミツクサブ
ストレート６２の上に配置された少なくとも一つ
の電子表面取付装置６４とを備えている。共に熱
処理された多層セラミツクサブストレート６１
は、上面６５及び底面６６を有している。複数の
ピン導体６７は、サブストレート６１の底面６６
に配置されている。セラミツクサブストレート６
１は、熱で処理されていないアルミナ板上にスク
リーン印刷金属化パターンによつて形成されるの
が望ましく、そしてこのアルミナ板は、その後共
に熱処理されて剛体になる。タングステンのよう
な耐火性の金属が金属化に用いられる。金属化パ
ターンによつてサブストレート内に導体（図示せ
ず）が与えられ、この導体は、ピン導体６７から
今後説明する第１の１組のはんだパツドに延びて
いる。多層セラミツクサブストレート６１は、90
％から92％までの酸化アルミナ（Al₂O₃）のセラ
ミツク組成物から成るのが望ましい。ピン導体６
７は、コバール（Kovar）から成るピンであるこ
とが望ましく、多層セラミツクサブストレート６
１の底面６６上に配置されたパツド６８にブレイ
ズ溶接されている。パツド６８は、タングステン
上の金から形成されているのが望ましく、そして
ピン導体６７は、金めつきされているのが望まし
い。ピン導体６７及びパツド６８は、多層セラミ
ツクサブストレート内に配列された金属化パター
ンに対して電気的な接続関係にある。ピン導体６
７の他にタイプを使用することができるだけで、
従来技術のように多層セラミツクサブストレート
６１の底面６６にピン導体を取り付けるための他
の方法を使用することができるということを理解
されたい。共に熱処理された多層セラミツクサブ
ストレート６１を使用する主要な利点は、このサ
ブストレート６１が所望の強度特性を有してお
り、この特性が井試錐孔（図示せず）中で使用さ
れた検層工具（図示せず）内で使うマイクロエレ
クトロニクス・モジユールに適していて、更にこ
のサブストレート６１がピン導体６７に容易に且
つ効果的にブレイズ溶接されてピン導体６７とこ
のサブストレート６１との間に強い結合が形成さ
れることであるということに注目すべきである。

第４図について説明する。多層セラミツクサブ
ストレート６１の上面６５がより詳細に説明され
ており、第１の１組のはんだパツド６９が示され
ている。はんだパツド６９は、このサブストレー
ト６１の外周に沿つて配置されるのが好ましい。
はんだパツド６９は、タングステンをベースとし
てその上の金から作られるのが好まし。さらに、
はんだパツド６９は、このサブストレート６１内
に配置された金属化パターンと電気的な接続関係
にあり、これによつて第１の１組のはんだパツド
６１は、ピン導体６７と電気的な接続関係にな
る。

相互接続セラミツクサブストレート６２を第
１，２，５図を参照して詳細に説明する。相互接
続セラミツクサブストレート６２は、上位面７１
及び下位面７２を有し、そしてこのサブストレー
ト６２の上位面７２上に形成された厚膜多層回路
６３を有している。このサブストレート６２は、
96％の酸化アルミナ組成物から作られるのが望ま
しい。厚膜多層回路６３は、上位面８１及び下位
面８２を有しており、従来技術におけるように、
金のような代表的な厚膜導体金属を使用している
金属化パターンによつて形成されている。第２の
１組のはんだパツド７３は、このサブストレート
６２の上位面７１上に配置されていて、このサブ
ストレート６２の外周端７４に近接して配置され
ている。好ましくは、第２の１組のはんだパツド
７３は、このサブストレート６２の外周端７４に
接触して配置されている。第２，５図に見られる
ように、第２の１組のはんだパツド７３は、７５
で示されるように、厚膜多層回路６３を形成する
誘電体層内に配置された導体物質によつてこの回
路６３と電気的な接続関係にある。厚膜多層回路
６３は、図で説明されており、そしてマイクロエ
レクトロニクス・モジユール６０によつて実行さ
れる特定の機能により、どんな所望の設計からも
なつている。第２の１組のパツド７３もまたタン
グステンベース上の金によつて形成されるのが望
ましい。

第３の１組のはんだパツド７６は、相互接続セ
ラミツクサブストレート６２の下位面７２上に配
置されている。はんだパツド７６は、第２の１組
のはんだパツド７３と左右対称の配置にあり、そ
して同一の形状及び構成を有するのが望ましい。
導体部材７７としてはカリフオリニア州サンタバ
ーバーラーのシツク・フイルム・システムズ
（Thick Film Systems）によつて製造されたマ
ルチフアイア（MULTIFRE ）が好ましく、こ
の導体部材７７は、第２の１組のはんだパツド７
３と第３の１組のはんだパツド７６との間に配置
されていて、そして上位面７１からサブストレー
ト６２の下位面まで相互接続セラミツクサブスト
レート６２の周囲をおおつている。このように、
はんだパツド７３の各々は、合致するはんだパツ
ド７６と電気的接続関係にあるのが好ましく、こ
のはんだパツドは、相互接続セラミツクサブスト
レート６２の下位面７２上ではんだパツド７３の
下に重ね合わさり、合致する関係で配置されてい
る。第１，２，５図に見られるように、第２の１
組のはんだパツド及び第３の１組のはんだパツド
は、相互接続セラミツクサブストレート６２の外
周端７４に沿つて配置され、そしてその外周端７
４と接触するように配置されるのが望ましい。

第５図を参照して、第４の１組のはんだパツド
７８は、厚膜多層回路６３の上位面８１上に配置
されそして並べられている。第４のはんだパツド
は、また、厚膜多層回路６３に対してだけでなく
第２の１組のはんだパツド７３に対しても電気的
接続関係にある。少なくとも１つのキヤスタレー
シヨン、すなわち半円の開口部は、相互接続セラ
ミツクサブストレート６２の外周端７４に形成さ
れる。そしてキヤスタレーシヨン７９は、上位面
７１から相互接続セラミツクサブストレート６２
の下位面７２に延びている。少なくとも１つのは
んだパツド、そして望ましくは第２の１組のはん
だパツド７３及び第３の１組のはんだパツド７６
の全てのはんだパツドは、キヤスタレーシヨン７
９に近接して配置され、そして望ましくは、第５
図に示すようにキヤスタレーシヨン７９に接触し
て配置されることである。キヤスタレーシヨン７
９は、厚い層の導体部材７７が相互接続セラミツ
クサブストレート６２の周囲に容易におおわれる
ようにし、それ故この導体部材７７が上位面７１
からそのサブストレート６２の下位面７２まで延
びている。

第１，２図を参照して、電子表面取付装置、す
なわち電子チツプ・キヤリア６４の少なくとも１
つ、又は必要とされる多くのこの装置６４が厚膜
多層回路の上位面８１上に配置されている。電子
表面取付装置６４は、この装置６４の下側に配置
されたはんだパツド８０を含むこともある。第２
の点線で示されているように、電子表面取付装置
６４を第４の１組のはんだパツド７８上に配置す
ることによつて、この装置６４を厚膜多層回路６
３の上位面８１に取り付けてもよい。相互接続セ
ラミツクサブストレート及び電子表面取付装置を
従来の炉を通過させると、この装置６４は、厚膜
多層回路６３及び相互セラミツクサブストレート
６２に電気的に且つ機械的に接続される。実施例
において電子表面取付装置６４が電子チツプ・キ
ヤリア、すなわち密封された電子チツプ・キヤリ
ア内に配置されたマイクロエレクトロニクス・チ
ツプであることに注目すべきである。そのような
表面取付装置がコンデンサ等の他の電子素子であ
る場合がある事を当業者は理解すべきである。

第１，２図に示されるように、相互接続セラミ
ツクサブストレート６２は、下位表面７２が多層
セラミツクサブストレート６１の上面６５に接触
した状態で配置されている。それによつて、第１
の１組のはんだパツド６９、第２の１組みのはん
だパツド７３、及び第３の１組のはんだパツド７
６は、合致している関係にある。このように、３
組みのはんだパツド６９，７３，７６は、重ね合
わさつた形態にある。それから、相互接続セラミ
ツクサブストレート６２は、はんだ付によつて共
に熱処理された多層セラミツクサブストレート６
１に機械的に且つ電気的に接続される。はんだ付
工程は、リフローはんだ付法を用いることによつ
て行なわれ、そこではんだペースト、望ましくは
80％の金と20％の錫の混合物がキヤスタレーシヨ
ン７９内に置かれる。サブストレート６１，６２
は、その後従来の炉（図示せず）を通過し、そこ
ではんだフラツクス中に浮遊する金属片がハンダ
内に再流入し、このサブストレート６１と６２と
を電気的に且つ機械的に接続する。それ故、チツ
プ・キヤリア６４内に含まれている電子チツプ、
すなわちハイブリツド回路板（図示せず）は、
（はんだパツド８０，７８、厚膜多層回路路６３、
はんだパツド６９，７３，７６、導体部材７７、
サブストレート６１内の金属化パターン（図示せ
ず）を介して）電気的にピン導体６７に接続され
ている。このように、マイクロエレクトロニク
ス・モジユール６０は、適切な方法で所望の回路
板に取り付けられるようになつていて、この回路
板は、例えば、井試錐孔（図示せず）内で使用さ
れている検層工具（図示せず）内に含まれている
ことがある。キヤスタレーシヨン７９が第５図に
示されているように相互接続セラミツクサブスト
レート６２に与えられ、そして十分な量のはんだ
ペーストがキヤスタレーシヨンすなわち半円状の
開口部７９を満たすように使用されるならば、は
んだが第２の１組みのはんだパツド７３の第３の
１組のはんだパツド７６との間で電気接続を行う
ので、導体部材７７を除去することが可能である
ことに注目すべきである。

チツプ・キヤリア６４が厚膜多層回路６３及び
相互接続セラミツクサブストレート６２に最初に
はんだ付され、これによつて厚膜多層回路及びチ
ツプ・キヤリア６４内に含まれているマイクロエ
レクトロニクス・チツプが電気的に試験されるこ
とが望ましい。その後、相互接続セラミツクサブ
ストレート６２が前述した方法で共に熱処理され
た多層サブストレート６１に電気的に且つ機械的
に接続される。相互接続セラミツクサブストレー
ト６２が最初に共に熱処理された多層サブストレ
ート６１に結合され、その後電子チツプ・キヤリ
アが厚膜多層回路６３及び相互接続サブストレー
ト６２にはんだ付されると当然理解するべきであ
る。

本発明の変更したものや同等のものが当業者に
明らかであるので、本発明は、構成の正確な詳
細、作用、正確な部材、又は説明した実施例に制
限されるものではないことを理解すべきである。
例えば、３組のはんだパツドの直角形状を他の形
状に変えることができるし、同様に直角形状をキ
ヤスタレーシヨン、すなわち半円形の開口部の代
わりに使用することができる。従つて、本発明
は、特許請求の範囲によつてのみ制限されるべき
である。

【図面の簡単な説明】

第１図は本発明によるマイクロエレクトロニク
ス・モジユールの側面図、第２図は本発明による
マイクロエレクトロニクス・モジユールの平面
図、第３図は本発明によるマイクロエレクトロニ
クス・モジユールの底面図、第４図は本発明によ
るマイクロエレクトロニクス・モジユール一部の
配列図、第５図は本発明によるマイクロエレクト
ロニクス・モジユールの一部の配列図である。６０……マイクロエレクトロニクス・モジユー
ル、６１……多層セラミツクサブストレート、６
２……相互接続セラミツクサブストレート、６３
……厚膜多層回路、６４……電子表面取付装置、
６５……上面、６６……底面、７１，８１……上
位面、７２，８２……下位面、６９，７３，７６
……はんだパツド、７９……キヤスタレーシヨ
ン。

Claims

【特許請求の範囲】１ (a) 共に熱処理された多層セラミツクサブス
トレートを備えていて、前記多層セラミツクサ
ブストレートは上面及び底面を有していて、複
数のピン導体が前記底面に配置され且つ前記上
面に配置された第１の１組みのはんだパツドに
電気的に接続されており； (b) 相互接続セラミツクサブストレートを備えて
いて、前記相互接続セラミツクサブストレート
は上位面及び下位面を有していて、厚膜多層回
路は前記相互接続セラミツクサブストレートの
上位面に配置された上位面及び下位面を有して
いて、前記厚膜多層回路が前記相互接続セラミ
ツクサブストレートの上位面に配置された第２
の１組みのはんだパツドに電気的に接続されて
いて、第３の１組みのはんだパツドは前記相互
接続セラミツクサブストレートの下位面に配置
されていて、前記厚膜多層回路が該回路の上位
面に配置された第４の１組みのはんだパツドを
有しており； (c) 少なくとも１つの電子表面取付装置が前記厚
膜多層回路の上位面に配置されていて、前記少
なくとも１つの電子表面取付装置が前記第４の
１組みのはんだパツドのうちの少なくとも１つ
のはんだパツドに電気的に接続されている少な
くとも１つのはんだパツドを有しており； (d) 第１、第２、及び第３の組のはんだパツドが
合致する関係で重なるように配置されそしては
んだによつて互いに電気的に且つ機械的に接続
されていて、それによつて電子表面取付装置が
前記ピン導体に電気的に接続されることを特徴
とするマイクロエレクトロニクス・モジユー
ル。２前記相互接続セラミツクサブストレートの第
２及び第３の組のはんだパツドがそれらの間に配
置され且つ前記上位面から下位面まで該相互接続
セラミツクサブストレートの周囲を取り囲む導体
部材を有している特許請求の範囲第１項記載のマ
イクロエレクトロニクス・モジユール。３第２及び第３のはんだパツドが前記相互接続
セラミツクサブストレートの少なくとも１つの外
周端に隣接して配置されている特許請求の範囲第
２項記載のマイクロエレクトロニクス・モジユー
ル。４少なくとも１つのキヤスタレーシヨンが前記
相互接続セラミツクサブストレートの少なくとも
１つの外周端に形成され、そして前記第２及び第
３の組のはんだパツドの各々の少なくとも１つの
はんだパツドが少なくとも１つのキヤスタレーシ
ヨンに隣接して配置されている特許請求の範囲第
３項記載のマイクロエレクトロニクス・モジユー
ル。５前記第２及び第３の組の各々の少なくとも１
つのはんだパツドが少なくとも１つのキヤスタレ
ーシヨンに接触して配置されている特許請求の範
囲第４項記載のマイクロエレクトロニクス・モジ
ユール。６前記第２及び第３の組のはんだパツドの各々
のはんだパツドが前記相互接続セラミツクサブス
トレートの外周端に形成されるキヤスタレーシヨ
ンに隣接して配置されている特許請求の範囲第３
項記載のマイクロエレクトロニクス・モジユー
ル。７前記第２及び第３の組のはんだパツドの各々
のはんだパツドがキヤスタレーシヨンと接触して
配置されている特許請求の範囲第６項記載のマイ
クロエレクトロニクス・モジユール。８上面及び底面を有する共に熱処理された多層
セラミツクサブストレートと、少なくとも１つの
電子表面取付装置とを備えるマイクロエレクトロ
ニクス・モジユールの製造方法において、 (a) 複数のピン導体を前記共に熱処理された多層
セラミツクサブストレートの底面に配置し、そ
して第１の１組のはんだパツドを前記上面に配
置し、前記第１の１組のはんだパツドが前記複
数のピン導体と電気的な接続関係になる段階
と； (b) 上位面及び下位面を有する相互接続セラミツ
クサブストレート上に、上位面及び下位面を有
する厚膜多層回路を形成する段階と； (c) 第２の１組のはんだパツドを前記相互接続セ
ラミツクサブストレートの上位面上に前記厚膜
多層回路と電気的接続関係になるように配置す
る段階と； (d) 第３の１組のはんだパツドを前記相互接続セ
ラミツクサブストレートの下位面に配置する段
階と； (e) 第４の１組のはんだパツドを前記厚膜多層回
路の上位面に且つ該回路に電気的に接続される
ように配置する段階と； (f) 前記相互接続セラミツクサブストレートを前
記共に熱処理された多層セラミツクサブストレ
ート上に配置して前記第１、第２、及び第３の
組のはんだパツドが合致する関係で互いに重な
り合う段階と； (g) 前記第１、第２、及び第３の組のはんだパツ
ドをはんだ付けすることによつて、前記多層セ
ラミツクサブストレートと前記相互接続セラミ
ツクサブストレートとを電気的に且つ機械的に
接続する段階と； (h) 少なくとも１つの電子表面取付装置を前記第
４の１組のはんだパツド上に配置しそしてそれ
らをはんだ付けし、それによつて前記電子表面
取付装置が前記複数のピン導体と電気的接続関
係になる段階とを有することを特徴とするマイ
クロエレクトロニクス・モジユールの製造方
法。 (9) 前記第１、第２、及び第３の組のはんだパツ
ドを一緒にはんだ付けするためにリフローはんだ
付法を用いる段階を含む特許請求の範囲第８項記
載の方法。１０はんだ部材として80％の金と20％の錫の混
合物を用いる段階を含む特許請求の範囲第９項記
載の方法。１１前記第２の組のはんだパツドと第３の組の
はんだパツドとの間に導体部材を配置し、該導体
部材が前記相互接続セラミツクサブストレートの
外周端の周囲を取り囲みそして該相互接続セラミ
ツクサブストレートの上位面から下位面まで通過
する段階を含む特許請求の範囲第８項記載の方
法。１２前記厚膜多層回路を形成するために金を用
いる段階を含む特許請求の範囲第８項記載の方
法。１３前記相互接続セラミツクサブストレートの
少なくとも１つの外周端に沿つて前記第２及び第
３の組のはんだパツドを配置する段階を含む特許
請求の範囲第８項記載の方法。１４前記相互接続セラミツクサブストレートの
少なくとも１つの外周端に少なくとも１つのキヤ
スタレーシヨンを形成し、そして前記第２及び第
３の組のはんだパツドの各々のうち少なくとも１
つのはんだパツドを少なくとも１つのキヤスタレ
ーシヨンに隣接して配置する段階を含む特許請求
の範囲第１３項記載の方法。１５前記第２及び第３の組のはんだパツドの
各々のうち少なくとも１つのはんだパツドを少な
くとも１つのキヤスタレーシヨンに接触して配置
する段階を含む特許請求の範囲第１４項記載の方
法。１６前記第２及び第３組のはんだパツドの各々
のはんだパツドを前記相互接続セラミツクサブス
トレートの外周端に形成されたキヤスタレーシヨ
ンに隣接して配置する段階を含む特許請求の範囲
第１５項記載の方法。１７前記第２及び第３の組のはんだパツドの
各々のはんだパツドをキヤスタレーシヨンに接触
して配置する段階を含む特許請求の範囲第１６項
記載の方法。