JPS6171656A

JPS6171656A - マイクロエレクトロニクス・モジユール及びその製造方法

Info

Publication number: JPS6171656A
Application number: JP60202487A
Authority: JP
Inventors: アーデン　ジヨーンズ
Original assignee: Schlumberger Overseas SA
Current assignee: Schlumberger Overseas SA
Priority date: 1984-09-13
Filing date: 1985-09-12
Publication date: 1986-04-12
Also published as: US4652977A; JPH0459781B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、マイクロエレクトロニクス・モジュール及び
マイクロエレクトロニクス・モジエールの製造方法に関
し、特に共に熱処理された多層セラミノクサブスＦ・レ
ート、相互接続されたセラミックザブストレート、及び
少なくとも一つの電子チップキャリアを備えるマイクロ
エレクトロニクス・モジュールに関する。マイクロエレ
クトロニクス・モジュールは、井試錐孔内で使用を目的
とする検層工具において特に有益である。

従来の技術井試錐孔内で使用される検層工具において、多数の種類
の器具が検層工具内に配置され、従来技術で周知のよう
に、井試錐孔から各種の情報を測定する。そのような器
具と関連して、検層工具内に配置され、回路基板に取り
付けられぞいる多数のマイクロエレクトロニクス・モジ
ュールを提供することが必要である。一般的に、マイク
ロエレクトロニクス・チップ、すなわちハイブリッド回
路基板が得られそして金属容器内に配置される。

ハイブリッド回路基板、すなわちチップを最初にテスト
し、その後金属容器内に密封しなければならない。更に
、金属容器を密封する前に、チップをサブストレートに
接着し、そしてサブストレートとチップとの間にワイヤ
リード線を接続しなければならない。その上、サブスト
レートを、完成したマイクロエレクトロニクス・モジュ
ールが回路基板に挿入されるように従来の相互接続ビン
にワイヤポンディングしなければならない。従来技術の
構造に関連した欠点は、多くの退屈なそして詳細な組立
工程が必要であり、結果として組立過程が労働力を必要
としそして高価になることである。

密封された電子チップ・キャリヤ内に配置されたマイク
ロエレクトロニクス・千ノブのような表面取付装置の出
現で、前述の欠点のいくつかが除去されている。しかし
、退屈な骨の折れる組立工程を利用することがまだ必要
なので、表面取付装置に関連する欠点がある。表面取付
装置が有用であるには、完成したマイクロエレクトロニ
クス・モジュールを所望する回路□にピン接続するか又
はそしてプラグ接続するために多くのワイヤ線及び相互
接続ピンが与えられなければならない。既製の電子チッ
プ・キャリアが厚膜多層回路を有するセラミックサブス
トレート上に取り付けられ、そして導体ピンがそのセラ
ミックサブストレートの下側に取り付けられるけれども
、そのようなマイクロエレクトロニクス・モジュールは
、積層工具内では容易に使用することができない。極度
の温度差と厳しい衝撃力及び振動力との組合せサイクル
により、検層装置がその装置の動作中特定範囲の厳しい
環境条件をうける。このような、マイクロエレクトロニ
クス・モジュールが高強度特性を有することが必要であ
る。特に、コネクタ・ピンのセラミックサブストレート
の下側への接続は、　。

厳しい衝撃力及び振動力を考慮して十分強くなければな
らない。前述のモジュールは、チップ・キャリアをセラ
ミックサブストレート上に配置しており、厚膜多層回路
は、そのセラミックサブストレート上に配置されていて
、このモジュールは、検層工具内で使用するために十分
な強度特性を有していなく、特にサブストレートとコネ
クタ・ピンとの間の接続の強度は十分でない。そのよう
なモジュールの欠点は、更に、極端な温度差、特に検層
工具がうける高温によってそのモジュールの製造に関連
して使用されるはんだパッドが劣化することである。

電子チップ・キャリアをそのサブストレート上に直接配
置する共に熱処理された多層セラミックサブストレート
を使用することが考慮されている。

そのようなサブストレートは、前述したような必要な強
度特性を有している。しかし、そのマイクロエレクトロ
ニクス・モジュールに関連する欠点がある。特に、共に
熱処理された多層サブストレートに関連する生産及び生
産設備の費用は、特に限られた数だけのマイクロエレク
トロニクス・モジュールが必要なとき、そのような回路
を前述したセラミックサブストレートの型の上に配置す
るコストと比較して非常に大きい。このように、次のよ
うなマイクロエレクトロニクス・モジュールを製造する
ことが望ましい。すなわち、特にコネクタ・ピンの接続
に関して高強度特性を有すること、劣化しないで高温に
対して耐えることができること、製造に関して低い生産
及び生産設備コストであることである。

従って、本発明を開発する前には、電子チップキャリア
、共に熱処理された多層セラミックサブストレートに電
気的に接続されているセラミックサブストレート上に配
置された厚膜ハイブリッド回路を備えるマイクロエレク
トロニクス・モジュールは存在していなかったし；又容
易に製造でき、超高温に耐えることができ且つ試錐孔内
の検層工具がうける厳しい衝撃力及び振動力に耐えるこ
とができる構造を与え、効率的に且つ経済的に組み立て
られるマイクロエレクトロニクス・モジュールを作る方
法も存在していなかった。それ故、井試錐孔内で検層工
具と共に使用するために、マイクロエレクトロニクス・
モジュール及びその生産方法のための技術が求められて
きた。この技術とは、電子チップ・キャリアを共に熱処
理された多層セラミックサブストレートに接続されたセ
ラミックサブストレート上に配置された厚膜ハイブリッ
ドと組合させるようにし、効果的に且つ経済的に組み立
てられ、そして超高温に耐えることができ且つ試錐孔内
の検層工具がうける厳しい衝撃力及び震動力に耐えるこ
とができるものである。

発明の要約本発明によれば、前述の利点は、このマイクロエレクト
ロニクス・モジュールによって達成されている。本発明
は、共に熱処理された多層セラミックサブストレートを
備えており、この多層セラミックサブストレートは上面
及び底面ををしていて、複数のピン導体がこの底面上に
配置されていて、このピン導体が上面に配置された第１
の１組のはんだパッドに電気的に接続されており；相互
接続セラミックサブストレートを備えており、この相互
接続セラミックサブストレートが厚膜多層回路をもつ上
位面及び下位面を有していて、この厚膜多層回路が上位
面及び下位面を有していてその相互接続セラミックサブ
ストレートの上位面に配置されていて、この厚膜多層回
路が相互接続セラミックサブストレートの上位面に配置
された第２の１組のはんだパッドに電気的に接続されて
いて、第３の１組のはんだパッドが相互接続セラミック
サブストレートの下位面上に配置されており、この厚膜
多層回路がこの回路の上位面上に配置された第４の１Ｍ
ｉのはんだパッドを備えており；厚膜多層回路の上位面
上に配置された少なくとも１つの電子表面取付装置を備
えており、この少なくとも１つの電子表面取付装置が第
４の１組のはんだパッドのうちの少なくとも１つに電気
的に接続されている少なくとも１つのはんだパッドを有
しており；第１、第２、第３の組のはんだパッドが合致
する関係で重なり合って配置されていてそしてはんだに
よって互いに電気的に且つ機械的に接続されていて、そ
れによって電子表面取付装置がピン導体に電気的に接続
されている。

本発明の別の特徴は、第２、第３の組のはんだバノＦが
相互接合セラミックサブストレートの少なくとも１つの
外周端に沿って配置されることである。本発明の更に別
の特徴は、少なくとも１つのキャスタレーションが相互
接続セラミックサブストレートの少なくとも１つの外周
端で形成され、そして第２、第３の組のはんだパッドの
それぞれのうち少なくとも１つのはんだパッドが少なく
とも１つのキャスタレーションに隣接して配置されるこ
とである。

本発明の他の特徴は、第２、第３の組のはんだパッドの
うちのそれぞれのはんだパッドが相互接続セラミックサ
ブストレートの外周端に形成されたキャスタレーション
に隣接して配置され、そして更に、第２、第３の組のは
んだパッドの各々のはんだパッドがキャスタレーション
と接触するように配置されていることである。

本発明は、また、マイクロエレクトロニクス・モジュー
ルの製造方法を含んでいる。このマイクロエレクトロニ
クス・モジュールは、上面及び底面、さらに少なくとも
１つの電子表面取付装置を有する共に熱処理された多層
セラミックサブストレートを備えている。この方法は、
次の段階から成っている。すなわち、複数のピン導体を
共に熱処理された多層セラミックサブストレートの底面
上に配置し、そしてその複数のピン導体と電気的に接続
関係にある第１の１組のはんだパッドを上面に配置し；
上位面及び下位面を有する相互接続セラミックサブスト
レート上に上位面及び下位面を有する厚膜多層回路を形
成し；第２の１組みのはんだパットを厚膜多層回路と電
気的に接続関係にある相互接続セラミックサブストレー
トの上位面に配置し；第３の１組のはんだパッドを相互
接続セラミックサブストレートの下位面上に配置し；第
４の１組のはんだパッドを厚膜多層回路の上位面に接続
し；合致する関係に互いに重ね合わせている第１、第２
、第３の組のはんだパッドをもつ共に熱処理された多層
セラミックサブストレート上に相互接続セラミンクサブ
ストレートを配置し；第１、第２、第３の組のはんだパ
ッドをはんだ付けをすることによって多層セラミックサ
ブストレートと相互接続セラミックサブストレートを電
気的に且つ機械的に接続し；第４の１組のはんだパッド
上に少なくとも１つの電子表面取付装置を配置しそして
はんだ付けをし、それによって電子表面取付装置が複数
のピン導体と電気的な接続関係にすることである。

本発明の方法の別の特徴は、第１、第２、第３の組のは
んだパッドをはんだ付けするためにリフロー（ｒｅｆｌ
ｏｗ）はんだ付法を使用する段階を含んでいることであ
る。本発明の方法の更に別な特徴は、相互接続セラミッ
クサブストレートの少なくとも１つの外周端に沿って第
２、第３の組のはんだパッドを配置する段階を含んでい
ることである。

本発明の方法の他の特徴は、相互接続セラミックサブス
トレートの少なくとも１つの外周端に少なくとも１つの
キ＋スタレーションを形成する段階及び第２、第３の組
のはんだパッドのそれぞれのうち少なくとも１つのはん
だパッドを少なくとも１つのキャスタレーションに隣接
するように配置する段階を備えていることである。

本発明の方法の別の特徴は、第２、第３のはんだパッド
の各々のうち少なくとも１つのはんだパッドを少なくと
も１つのキャスタレーションと接触するように配置する
こと含んでいることである。

本発明によるマイクロエレクトロニクス及びその製造方
法は、従来提案されたマイクロエレクトロニクス・モジ
ュール及びその製造方法と比較したとき、次の利点を有
している。すなわち、予備試験した電子チップ・キャリ
ア、すなわち電子表面取付装置を効率的に且つ経済的に
製造された共に熱処理された多層セラミックサブストレ
ートに関連した厚膜多層回路に結合し；高温及び試錐孔
内の検層工具がうける厳しい衝撃力及び震動力に耐える
ことができるマイクロエレクトロニクス・モジュールを
提供し；共に熱処理された多層セラミックサブストレー
ト及び多層厚膜回路と電子チップ・キャリアをその上に
取り付けさせている相互接続セラミックサブストレート
を作るために別別の製造工程が使用され、それによって
最適技術が利用されそれらの別々の素子を効率的に且つ
経済的に製造することができることである。

実施例本発明を好ましい実施例に関連して記述するけれども本
発明をその実施例に制限しようとするものではないこと
を理解されたい。これに反して、特許請求の範囲で示さ
れるように、本発明の精神及び範囲内に含まれる全ての
代わりのもの、変更されたもの、同等なものに及ぶこと
を意図している。

第１図から第３図について本発明によるマイクロエレク
トロニクス・モジュール６０を説明スる。

マイクロエレクトロニクス・モジュール６０は、共に熱
処理された多層セラミックサブストレート６１と、その
上に配置された厚膜多層回路６３を有する相互接続セラ
ミックサブストレート６２と、厚膜多層回路及び相互接
続セラミックサブストレート６２の上に配置された少な
くとも一つの電子表面取付装置６４とを備えている。共
に熱処理された多層セラミックサブストレート６１は、
上面６５及び底面６６を有している。複数のピン導体６
７は、サブストレート６１の底面６６に配置されている
。セラミックサブストレート６１は、熱で処理されてい
ないアルミナ板上にスクリーン印刷金属化パターンによ
って形成されるのが望ましく、そしてこのアルミナ板は
、その後共に熱処理されて剛体になる。タングステンの
ような耐火性の金属が金属化に用いられる。金属化パタ
ーンによってサブストレート内に導体（図示せず）が与
えられ、この導体は、ピン導体６７から今後説明する第
１の１組のはんだパッドに延びている。多層セラミック
サブストレート６１は、９０％から９２％までの酸化ア
ルミナ（八１１２０３）のセラミック組成物から成るの
が望ましい。ピン導体６７は、コバール（Ｋｏｖａｒ）
から成るピンであることが望ましく、多層セラミックサ
ブストレート６１の底面６６上に配置されたパット６８
にブレイズ溶接されている。パッド６８は、タングステ
ン上の金から形成されているのが望ましく、そしてピン
導体６７は、金めっきされているのが望ましい。ピン導
体６７及びパッド６８は、多層セラミックサブストレー
ト内に配列された金属化パターンに対して電気的な接続
関係にある。ピン導体６７の他のタイプを使用すること
ができるだけでなく、従来技術のように多層セラミック
サブストレート６１の底面６６にピン導体を取り付ける
ための他の方法を使用することができるということを理
解されたい。共に熱処理された多層セラミックサブスト
レート６１を使用する主要な利点は、このサブストレー
ト６１が所望の強度特性を有しており、この特性が井試
錐孔（図示せず）中で使用された検層工具（図示せず）
内で使うマイクロエレクトロニクス・モジュールに適し
ていて、更にこのサブストレート６１がピン導体６７に
容易に且つ効果的にブレイズ溶接されてピン導体６７と
このサブストレート６１との間に強い結合が形成される
ことであるということに注目すべきである。

第４図について説明する。多層セラミックサブストレー
ト６１の上面６５がより詳細に説明されており、第１の
１組のはんだバフドロ９が示されている。はんだパッド
６９は、このサブストレート６１の外周に沿って配置さ
れるのが好ましい。

はんだパッド６９は、タングステンをベースとしてその
上の金から作られるのが好ましい。さらに、はんだパッ
ド６９は、このサブストレート６１内に配置された金属
化パターンと電気的な接続関係にあり、これによって第
１の１組のはんだパッド６１は、ピン導体６７と電気的
な接続関係になる。

相互接続セラミックサブストレート６２を第１．２．５
図を参照して詳細に説明する。相互接続セラミックサブ
ストレート６２は、上位面７１及び下位面７２を有し、
そしてこのサブストレート６２の上位面７２上に形成さ
れた厚膜多層回路６３を有している。このサブストレー
ト６２は、９６％の酸化アルミナ組成物から作られるの
が望ましい。厚膜多層回路６３は、上位面８１及び下位
面８２を有しており、従来技術におけるように、金のよ
うな代表的な厚膜導体金属を使用している金属化パター
ンによって形成されている。第２の１組のはんだパッド
７３は、このサブストレート６２の上位面７１上に配置
されていて、このサブストレート６２の外周端７４に近
接して配置されている。好ましくは、第２の１組のはん
だパッド７３は、このサブストレート６２の外周端７４
に接触して配置されている。第２．５図に見られるよう
に、第２の１組のはんだパッド７３は、７５で示される
ように、厚膜多層回路６３を形成する誘電体層内に配置
された導体物質によってこの回路６３と電気的な接続関
係にある。厚膜多層回路６３は、図で説明されており、
そしてマイクロエレクトロニクス・モジュール６０によ
って実行される特定の機能により、どんな所望の設計か
らもなっている。第２の１組のパフドア３もまたタング
ステンベース上の金によって形成されるのが望ましい。

第３の１組のはんだパッド７６は、相互接続セラミック
サブストレート６２の下位面７２上に配置されている。

はんだバフドア６は、第２の１組のはんだパッド７３と
左右対称の配置にあり、そして同一の形状及び構成を有
するのが望ましい。

導体部材７７としてはカリフォリニア州すンタハーバー
ラのシック・フィルム・システムズ（ＴｈｉｃｋＦｉｌ
ｍ　Ｓｙｓｔｅｍｓ）によって製造されたマルチファイ
ア（門ＵＬＴＩＦＩＲＥ■）が好ましく、この導体部材
７７は、第２の１組のはんだパッド７３と第３の１組の
はんだパッド７６との間に配置されていて、そして上位
面７１からサブストレート６２の下位面まで相互接続セ
ラミックサブストレート６２の周囲をおおっている。こ
のように、はんだパッド７３の各々は、合致するはんだ
パッド７６と電気的接続関係にあるのが好ましく、この
はんだパッドは、相互接続セラミックサブストレート６
２の下位面７２上ではんだパッド７３の下に重ね合わさ
り、合致する関係で配置されている。第１．２．５図に
見られるように、第２の１Ｍｉのはんだパッド及び第３
の１組のはんだパッドは、相互接続セラミックサブスト
レート６２の外周端７４に沿って配置され、そしてその
外周端７４と接触するように配置されるのが望ましい。

第５図を参照して、第４の１組のはんだパッド７８は、
厚膜多層回路６３の上位面８１上に配置されそして並べ
られている。第４のはんだパッドは、また、厚膜多層回
路６３に対してだけでなく第２の１組のはんだパッド７
３に対しても電気的接続関係にある。少なくとも１つの
キャスタレーション、すなわち半円の開口部は、相互接
続セラミックサブストレート６２の外周端７４に形成さ
れる。そしてキャスタレーション７９は、上位面７１か
ら相互接続セラミックサブストレート６２の下位面７２
に延びている。少なくとも１つのはんだパッド、そして
望ましくは第２の１組のはんだパッド７３及び第３の１
＆Ｉｌのはんだパッド７６の全てのはんだパッドは、キ
ャスタレーション７９に近接して配置され、そして望ま
しくは、第５図に示すようにキャスタレーション７９に
接触して配置されることである。キャスタレーション７
９は、厚い層の導体部材７７が相互接続セラミックサブ
ストレート６２の周囲に容易におおわれるようにし、そ
れ故この導体部材７７が上位面７１からそのサブストレ
ート６２の下位面７２まで延びている。

第１．２図を参照して、電子表面取付装置、すなわち電
子チップ・キャリア６４の少なくとも１つ、又は必要と
される多くのこの装置６４が厚膜多層回路の上位面８１
上に配置されている。電子表面取付装置６４は、この装
置６４の下側に配置されたはんだパッド８０を含むこと
もある。第２の点線で示されているように、電子表面取
付装置６４を第４の１組のはんだパッド７８上に配置す
ることによって、この装置６４を厚膜多層回路６３の上
位面８１に取り付けてもよい。相互接続セラミックサブ
ストレート及び電子表面取付装置を従来の炉を通過させ
ると、この装置６４は、厚膜多層回路６３及び相互セラ
ミックサブストレート６２に電気的に且つ機械的に接続
される。実施例において電子表面取付装置６４が電子チ
ップ・キャリア、すなわち密封された電子チップ・キャ
リア内に配置されたマイクロエレクトロニクス・千ノブ
であることに注目すべきである。そのような表面取付装
置がコンデンサ等の他の電子素子である場合がある事を
当業者は理解すべきである。

第１．２図に示されるように、相互接続セラミックサブ
ストレート６２は、下位表面７２が多層セラミックサブ
ストレート６１の上面６５に接触した状態で配置されて
いる。それによって、第１の１組のはんだパッド６９、
第２の１組みのはんだパッド７３、及び第３の１組のは
んだパッド７６は、合致している関係にある。このよう
に、３組みのはんだパッド６９．７３．７６は、重ね合
わさった形態にある。それから、相互接続セラミックサ
ブストレート６２は、はんだ付によって共に熱処理され
た多層セラミックサブストレート６１に機械的に且つ電
気的に接続される。はんだ付工程は、リフローはんだ付
法を用いることによって行なわれ、そこではんだペース
ト、望ましくは８０％の金と２０％の錫の混合物がキャ
スタレーション７９内に置かれる。サブストレート６１
．６２は、その後従来の炉（図示せず）を通過し、そこ
ではんだフラックス中に浮遊する金属片がハンダ内に再
流入し、このサブストレート６１と６２とを電気的に且
つ機械的に接続する。それ故、チップ・キャリア６４内
に含まれている電子チップ、すなわちハイブリッド回路
板（図示せず）は、（はんだパッド８０．７８、厚膜多
層回路路６３、はんだパッド６９．７３．７６、導体部
材７７、サブストレート６１内の金属化パターン（図示
せず）を介して）電気的にピン導体６７に接続されてい
る。このように、マイクロエレクトロニクス・モジュー
ル６０は、適切な方法で所望の回路板に取り付けられる
ようになっていて、この回路板は、例えば、井試錐孔（
図示せず）内で使用されている検層工具（図示せず）内
に含まれていることがある。キャスタレーション７９が
第５図に示されているように相互接続セラミックサブス
トレート６２に与えられ、そして十分な量のはんだペー
ストがキャスタレーションすなわち半円状の開口部７９
を満たすように使用されるならば、はんだが第２の１組
みのはんだパッド７３と第３の１組のはんだパッド７６
との間で電気接続を行うので、導体部材７７を除去する
ことが可能であることに注目すべきである。

千ノブ・キャリア６４が厚膜多層回路６３及び相互接続
セラミックサブストレート６２に最初にはんだ付され、
これによって厚膜多層回路及びチップ・キャリア６４内
に含まれているマイクロエレクトロニクス・チップが電
気的に試験されることが望ましい。その後、相互接続セ
ラミックサブストレート６２が前述した方法で共に熱処
理された多層サブストレート６１に電気的に且つ機械的
に接続される。相互接続セラミックサブストレート６２
が最初に共に熱処理された多層サブストレート６１に結
合され、その後電子チップ・キャリアが厚膜多層回路６
３及び相互接続サブストレート６２にはんだ付されると
当然理解するべきである。

本発明の変更したものや同等のものが当業者に明らかで
あるので、本発明は、構成の正確な詳細、作用、正確な
部材、又は説明した実施例に制限されるものではないこ
とを理解すべきである。例えば、３組のはんだパッドの
直角形状を他の形状に変えることができるし、同様に直
角形状をキャスタレーション、すなわち半円形の開口部
の代わりに使用することができる。従って、本発明は、
特許請求の範囲によってのみ制限されるべきである。

【図面の簡単な説明】

第１図は本発明によるマイクロエレクトロニクス・モジ
ュールの側面図、第２図は本発明によるマイクロエレクトロニクス・モジ
ュールの平面図、第３図は本発明によるマイクロエレクトロニクス・モジ
ュールの底面図、第４図は本発明によるマイクロエレクトロニクス・モジ
ュール一部の配列図、第５図は本発明によるマイクロエレクトロニクス・モジ
ュールの一部の配列図である。６０・・・マイクロエレクトロニクス・モジュール、６
１・・・多層セラミックサブストレート、６２・・・相
互接続セラミックサブストレート、６３・・・厚膜多層
回路、６４・・・電子表面取付装置、６５・・・上面、
６６・・・底面、７１．８１、・・・上位面、７２．８
２・・・下位面、６９．７３．７６・・・はんだパッド
、７９・・・キャスタレーション。

Claims

【特許請求の範囲】

（１）（ａ）共に熱処理された多層セラミックサブスト
レートを備えていて、前記多層セラミックサブストレー
トは上面及び底面を有していて、複数のピン導体が前記
底面に配置され且つ前記上面に配置された第１の１組み
のはんだパッドに電気的に接続されており（ｂ）相互接続セラミックサブストレートを備えていて
、前記相互接続セラミックサブストレートは上位面及び
下位面を有していて、厚膜多層回路は前記相互接続セラ
ミックサブストレートの上位面に配置された上位面及び
下位面を有していて、前記厚膜多層回路か前記相互接続
セラミックサブストレートの上位面に配置された第２の
１組みのはんだパッドに電気的に接続されていて、第３
の１組みのはんだパッドは前記相互接続セラミックサブ
ストレートの下位面に配置されていて、前記厚膜多層回
路が該回路の上位面に配置された第４の１組みのはんだ
パッドを有しており；（ｃ）少なくとも１つの電子表面取付装置が前記厚膜多
層回路の上位面に配置されていて、前記少なくとも１つ
の電子表面取付装置が前記第４の１組みのはんだパッド
のうちの少なくとも１つのはんだパッドに電気的に接続
されている少なくとも１つのはんだパッドを有しており
；（ｄ）第１、第２、及び第３の組のはんだパッドが合致
する関係で重なるように配置されそしてはんだによって
互いに電気的に且つ機械的に接続されていて、それによ
って電子表面取付装置が前記ピン導体に電気的に接続さ
れることを特徴とするマイクロエレクトロニクス・モジ
ュール。
（２）前記相互接続セラミックサブストレートの第２及
び第３の組のはんだパッドがそれらの間に配置され且つ
前記上位面から下位面まで該相互接続セラミックサブス
トレートの周囲を取り囲む導体部材を有している特許請
求の範囲第（１）項記載のマイクロエレクトロニクス・
モジュール。
（３）第２及び第３のはんだパッドが前記相互接続セラ
ミックサブストレートの少なくとも１つの外周端に隣接
して配置されている特許請求の範囲第（２）項記載のマ
イクロエレクトロニクス・モジュール。
（４）少なくとも１つのキャスタレーションが前記相互
接続セラミックサブストレートの少なくとも１つの外周
端に形成され、そして前記第２及び第３の組のはんだパ
ッドの各々の少なくとも１つのはんだパッドが少なくと
も１つのキャスタレーションに隣接して配置されている
特許請求の範囲第（３）項記載のマイクロエレクトロニ
クス・モジュール。
（５）前記第２及び第３の組の各々の少なくとも１つの
はんだパッドが少なくとも１つのキャスタレーションに
接触して配置されている特許請求の範囲第（４）項記載
のマイクロエレクトロニクスモジュール。
（６）前記第２及び第３の組のはんだパッドの各々のは
んだパッドが前記相互接続セラミックサブストレートの
外周端に形成されるキャスタレーションに隣接して配置
されている特許請求の範囲第（３）項記載のマイクロエ
レクトロニクス・モジュール。
（７）前記第２及び第３の組のはんだパッドの各々のは
んだパッドがキャスタレーションと接触して配置されて
いる特許請求の範囲第（６）項記載のマイクロエレクト
ロニクス・モジュール。
（８）上面及び底面を有する共に熱処理された多層セラ
ミックサブストレートと、少なくとも１つの電子表面取
付装置とを備えるマイクロエレクトロニクス・モジュー
ルの製造方法において、（ａ）複数のピン導体を前記共
に熱処理された多層セラミックサブストレートの底面に
配置し、そして第１の１組のはんだパッドを前記上面に
配置し、前記第１の１組のはんだパッドが前記複数のピ
ン導体と電気的な接続関係になる段階と；（ｂ）上位面及び下位面を有する相互接続セラミックサ
ブストレート上に、上位面及び下位面を有する厚膜多層
回路を形成する段階と；（ｃ）第２の１組のはんだパッドを前記相互接続セラミ
ックサブストレートの上位面上に前記厚膜多層回路と電
気的接続関係になるように配置する段階と；（ｄ）第３の１組のはんだパッドを前記相互接続セラミ
ックサブストレートの下位面に配置する段階と；（ｅ）第４の１組のはんだパッドを前記厚膜多層回路の
上位面に且つ該回路に電気的に接続されるように配置す
る段階と；（ｆ）前記相互接続セラミックサブストレートを前記共
に熱処理された多層セラミックサブストレート上に配置
して前記第１、第２、及び第３の組のはんだパッドが合
致する関係で互いに重なり合う段階と；（ｇ）前記第１、第２、及び第３の組のはんだパッドを
はんだ付けすることによって、前記多層セラミックサブ
ストレートと前記相互接続セラミックサブストレートと
を電気的に且つ機械的に接続する段階と；（ｈ）少なくとも１つの電子表面取付装置を前記第４の
１組のはんだパッド上に配置しそしてそれらをはんだ付
けし、それによって前記電子表面取付装置が前記複数の
ピン導体と電気的接続関係になる段階とを有することを
特徴とするマイクロエレクトロニクス・モジュールの製
造方法。
（９）前記第１、第２、及び第３の組のはんだパッドを
一緒にはんだ付けするためにリフローはんだ付法を用い
る段階を含む特許請求の範囲第（８）項記載の方法。
（１０）はんだ部材として８０％の金と２０％の錫の混
合物を用いる段階を含む特許請求の範囲第（９）項記載
の方法。
（１１）前記第２の組のはんだパッドと第３の組のはん
だパッドとの間に導体部材を配置し、該導体部材が前記
相互接続セラミックサブストレートの外周端の周囲を取
り囲みそして該相互接続セラミックサブストレートの上
位面から下位面まで通過する段階を含む特許請求の範囲
第（８）項記載の方法。
（１２）前記厚膜多層回路を形成するために金を用いる
段階を含む特許請求の範囲第（８）項記載の方法。
（１３）前記相互接続セラミックサブストレートの少な
くとも１つの外周端に沿って前記第２及び第３の組のは
んだパッドを配置する段階を含む特許請求の範囲第（８
）項記載の方法。
（１４）前記相互接続セラミックサブストレートの少な
くとも１つの外周端に少なくとも１つのキャスタレーシ
ョンを形成し、そして前記第２及び第３の組のはんだパ
ッドの各々のうち少なくとも１つのはんだパッドを少な
くとも１つのキャスタレーションに隣接して配置する段
階を含む特許請求の範囲第（１３）項記載の方法。
（１５）前記第２及び第３の組のはんだパッドの各々の
うち少なくとも１つのはんだパッドを少なくとも１つの
キャスタレーションに接触して配置する段階を含む特許
請求の範囲第（１４）項記載の方法。
（１６）前記第２及び第３組のはんだパッドの各々のは
んだパッドを前記相互接続セラミックサブストレートの
外周端に形成されたキャスタレーションに隣接して配置
する段階を含む特許請求の範囲第（１５）項記載の方法
。
（１７）前記第２及び第３の組のはんだパッドの各々の
はんだパッドをキャスタレーションに接触して配置する
段階を含む特許請求の範囲第（１６）項記載の方法。