JPH0456362A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置、特に電気的に一
括消去が可能なフラッシュＫＫＦＲＯＭに関するもので
ある。

〔従来の技術〕

第４図は工８８ＣＣダイジェスト、オプ、テクニカルペ
ーパーズ（１９９０）ＰＰ、６Ｏ−ｆｉｌに示された従
来のフラッシュＥＫＦＲＯＭのブロック図、第す図は第
４図に示す消去ＩＩＩ御回路の詳細なブロック図である
。図において田はメモリアレイ、１２１ｔｆｉＹグー）
、Ｉｌｌはソース線スイッチ、ｎ１Ｆｉロクデコーダ、
（６）はコラムデコーダ、６１１ｆｉアドレスバツフア
、１７１は書き込み（ロ）路、（８）はセンスアンプ％
（９）は入出力バッファ、＋１０１Ｆｉモ一ド制御回路
、Ｕυは消去制御回路、ｌＩ２１はコマンド信号ラッチ
、０四はシーケンス制御回路、０４はベリファイ電圧発
生器、ｌＩ６１は電圧スイッチ、ｏｌｌはアドレスカウ
ンタ、　１１ηは消去／消去ベリファイ制御回路、賭は
デコーダ制御回路、０１１は消去パルス発生器である。

メモリアレイＩｌ＋の周辺にＹゲート１引、ソース線ス
イッチ１３）、ロクデコーダ（４１，コラムデコーダ１
５）が設けられて−る。ロクデコーダ（４１、コラムデ
コーダ＋ＩＩ　Ｋはアドレスバッファ（６）の出力が入
力される。Ｙゲート（２）を介してメモリアレイ１１１
に書き込み回路＋７１、センスアンプ（８）が接続され
る。書き込み［−路１７）、センスアンプ（８）は入出
力バッファ１９１　Ｋ接続される。アドレスバッファ１
６１にはアドレス信号ＡＯないしＡＫが入力される。

入出力バツ７ア（９）には入出力データ信号工１００な
いし工１０７が接続される。

さらに、モード制御回路（ｌＯ）、消去制御回路０υが
設けられている。モード制御回路（ｌＯ）には制御信号
ＢＥ、（１！Ｆｌｉ、０ＩＩＣ，ＰＧＭが入力される。

藁５図において、消去制御回路αｐはコマンド信号ラン
チ醤、シーケンス制御回路ｒＪ３１％ベリファイ電圧発
生回路−１電圧スイツチ「から構成される。シーケンス
制御回路０段はアドレスカウンター０１．消去／消去ベ
リファイ制御回路ａη、デコーダ制御回路ａ８１．消去
パルス発生器四から構成される。第６図に従来のメモリ
セルの断面図ヲ示す。メモリセルはコントロールゲート
翰、フローティングゲートは０２層のゲート並びにドレ
イン■、ソース・コから構成されている。

断面形状ｒｉＥＦＲＯＭと同一であるが、フローティン
グゲートは、基板間の酸化膜厚がＥＦＲＯＭより薄く、
はぼ１００Ａ程度に形成されている。第７図は従来のメ
モリアレイの構ｉｔ示すブロック図である。図において
（４１〜（８）は第４図に示したものと同等である。（
２４はビット線Ｉ２ＢはワードｌｉＡ、　’２ＱＨＹゲ
ートトランジスタ、ｎは工乃巌、Ｗはソース線である。

メモリアレイは第６図に示すメモリセルが行方向列方向
にアレイ配置され、ドレイン固がビット線ｅ１４（ＢＬ
Ｉ、ＢＬｊ！・・）に、コントロールゲート翰がワード
４１ｊｊｅｌ！５（ＷＬ　１　、　ＷＬ　ｇ　−−）に
接続されている。ワード線（至）はロクデコーダ４）に
接続されている。ビット線（２４はコラムデコーダ（５
１の出力（Ｙｌ、Ｙｇ・・）がゲートに入力されるＹゲ
ートトランジスタ弼を介して工、ろ線ｎに接続される。

工１０線罰にはセンスアンプ（８）、書き込み［副路（
７）が接続されている。メモリセルのソース・βはソー
ス線ばに接続され、ソース線＠はソース線スイッチ１別
に接続されている。

次に動作について説明する。筐ず第７図に示す４部のメ
モリセルに書き込みを行なう場合について説明する。書
き込み回路（７）が活性化され工１０線罰に高圧Ｖｌ）
ｐが印加される。コラムデコーダ＋６１により出力Ｙ１
が選択され、出力Ｙｌのレベルが高圧’ＶｐＰに昇圧さ
れる。出力Ｙｉｌ、Ｙ８は”Ｌ″レベル保たれる。さら
に、ロクデコーダ１４＋によりワード線（至）ＷＬ＋１
が選択されＷＬｌ　ＯＬ／　／＜　／ｌ／が高圧ｖｌ）
Ｉ）　Ｋ昇圧される。ソース線（ハ）はソース線スイッ
チ１３１により接地される。これにより□、メモリセル
のドレイン嶋、コントロールゲート翰に島圧が印加され
、ソースのが接地される。ドレイン−近傍のアパランシ
エ崩壊により生じたホットエレクトロンが７０−ティン
グゲート１２υに注入されメモリトランジスタ（メモリ
セルのコントロールゲートヲゲートスルトランジスタ）
のしきい値が高くなる。この状ｇを、情報”θ″が書き
込まれたものとする。

消去は、メモリセルのソース（ハ）にソース線スイッチ
１３）により高圧Ｖｐｐ’に印２ＵＬ、コントロールゲ
ート四を接地し、ドレイ・ンーをフローティングに保つ
ことにより行なわれる＠フローティングゲート圓、ソー
ス＠関の酸化膜に強い電界が誘起されトンネル現象によ
り電子が７０−テイングゲートａｌｌからソースツに引
き抜かれメモリトランジスタのしきい値が低くなる。す
なわち、コラムデコーダ（５）、ロクデコーダ（４１の
出力すべてを”Ｌ″にすることによ行なわれる。ソース
線・命が共通であるので消去はメモリアレイ＋１−括に
なされる。消去によりメモリセルには情報″ｌ″が記憶
されたものとする。消去前作については後で詳述する。

以下、′Ｈ”レベルとＦｉ電源電圧（５ｖ）程度を示し
、′Ｌ″レベルは接地電位を示すものとする。

次［第７図に示す４部のメモリセルについて読み出しを
行なう場合について説明する。コラムデコーダ＋６１に
より出力Ｙ１のレベルが”■”となシ他のコラムデータ
＋５１の出力（Ｙｇ、Ｙｇ・・）はＬ′に保たれる。ロ
クデコーダ（４）によりワード線＠ＷＬＩのレベルが”
Ｈ”となす他のワード４！２５は”Ｌ″レベル保九れる
。ソース線＠はソース線スイッチ（３：により接地され
る。

メモリセルが警き込み状態でありメモリトランジスタの
しきい値が高ければ、コントロールゲート−に”ｕ　＋
ｌレベルが印加されてもメモリトランジスタは導通せず
、ビット線例からソース線（社）に電流は流れない。メ
モリセルが消去状態でありメモリトランジスタのしきい
値が低ければメモリトランジスタは導通し、ビット線−
からソース線μｓにメモリセルを介して電流が流れる。

メモリセルを介して電流が流れるか否かをセンスアンプ
（８）により検出し、メモリセルに記憶された情報が′
ｌｌ′であるか′０″であるかを判定する。

一般に、ｌＰＲＯＭでは消去は紫外線照射によってなさ
れるため、フローティングゲートが電気的に中性になる
と、それ以上にはフローティングゲートから電子は引き
抜かれず、メモリトランジスタのしきい値はｉｖ程度以
下にはならない。

一方、トンネル現象を利用した電子の引き抜きでは、フ
ローティングゲートから電子が過剰に引き抜かれ、フロ
ーティングゲートが正に帯電してしまうということが起
り得る。この現象を過消去（もしくは過剰消去）と呼ぶ
。メモリトランジスタのしきい値が負になってし１うた
め、その後の読み出し・書き込みに支障をきたす。

すなわち、読み出し時に非選択でワード線のレベルが”
Ｌ″であり、メモリトランジスタのコントロールゲート
に印加されるレベルがＬ１１であっても該メモリトラン
ジスタを介してピッ線から電流が流れてしまうので、同
一ビット線上の読み出しを行なおうとするとメモリセル
が書き込み状態でしきい値が高くともｌ”を読み出して
しまう。また、書き込み時においても過消去されたメモ
リセルを介てしリーク電流が流れるため書き込み特性が
劣化しさらには書き込み不能になってし筐う。

この、過消去を防ぐために自動消去機能を有している。

これは、短い消去パルスをメモリセルのソースに印加し
、その後に読み出しを行ない、メモリトランジスタのし
きい値が所定の値より低くなったかどうかをチエツクす
るという前作を全てのメモリセルのしきい値が所定の値
より低くなるまで繰り返すことにより、消去され易いメ
モリトランジスタのしきい値が負になるのを防ごうとい
うものである。このしきい値をチエツクする読み出し動
作を、消去ベリファイ前作と呼ぶ。

以下、消去動作について説明する。消去制御回路ａυに
おいて、コマンド信号ラッチ０クハ入力された制御信号
をラッチするもので、消去動作中システムパスを解放す
るものである。シーケンス制御回路ａ濁は消去パルスの
発生、消去ベリファイ前作を制御するためのものである
。第８図に消去時のクロックタイミング図を示す。

消去動作は、制御信号ＯＫが”Ｌ”の時、制御信号ＢＥ
力；一定時間”Ｌ”に保たれると開始される（　ｔｉ：
ｗ−５０ｎｏ）。この時、ＯＲとＰＧＭは”Ｈ′でない
といけない。消去モードにはいると、消去パルスの印加
、消去ベリファイ動作は自動的に繰り返され、制御信号
を印加する必要はない。内部動作、すなわち消去動作が
継続されているかどうかは入出力データ信号工１０７の
ステータスポーリングモードにより知ることができる。

これは、（１１；、ＯＥ、ＢＰを”Ｌ”とじＰＧＭを”
Ｈ″としたとき、消去動作中ならば入出力データ信号工
１０７に′″Ｌ″が出力され、消去が終了したならば”
Ｈ”が出力されるというものである。コマンド信号ラッ
チ叫はステータスポーリングコマンド以外の制御信号並
びにアドレス信号管受は付けない。

消去モート°では、まず、全てのメモリセルに書き込み
がなされ、しきい値が高くされる。この動作を行なわず
に、しきい値が低い状態のメモリセルに消去パルスを印
加すると、過消去されてし塘う。アドレスカウンターα
ｄにより発生されたアドレス信号がアドレスバッファ（
６）に入力される。ロクデコーダ（４１、コラムデコー
ダ（６）、齋き込み回路１７１は、消去／消去ベリファ
イ制御回路０ηにより制御される。次に、消去／消去ベ
リファイ動作が開始される。全てのメモリセルのソース
に高圧を印加し、全てのワード線（至）を接地すること
によりチップ制御が行なわれる。

１０ｍ５　　の消去パルスの印加の後、消去ベリファイ
が行なわれる。シーケンス制御回路−はアドレス力中ン
ターαｅにより発生されたアドレス信号により選択され
たメモリセルのびみ出しを順次行なってゆく。

消去ベリファイは、しきい値の高いメモリセルが発見さ
れるまで継続される。もし、しきい値の高いメモリセル
が残っていたならばベリファイ前作は中止され、消去前
作が繰り返される。

この、消去／消去ベリファイ動作は全てのメモリセルの
しきい値が低くなったと判定されるまで繰り返される。

最後に、ステータス信号が”Ｈ”となり、全ての消去動
作が終了する。

読み出し時の前作マージンを確保するために、消去ベリ
ファイ動作は低い電源電圧条件で行なわれなければなら
ない。これＶｉ、選択されたワード線（至）すなわちメ
モリトランジスタのコントロールゲートにｉｌｌ：ｖＬ
電源電圧しくは、電源電圧からｎチャネルトランジスタ
のしきい頭分低い電圧が印加されるため、電源電圧が５
ｖの時メモリトランジスタが導通し、しきい値が低いと
判定されても低層電源電圧の時導通しない可能性がある
ためである。また、導通したとしても流れる電流が少な
く読み出しアクセスの遅延を引き起こす可能性があるか
らである。そのために、ベリファイ電圧発生器Ｈが設け
られている。ベリファイ電圧発生器Ｑ４は８．４ｖをロ
ウデコーダ１４）、センスアンプ（８）に供給する。す
なわち、電源電圧８．４ｖでの読み出しを可能とする。

電圧スイッチＯ■」源電圧の５ｖ％書き込み時に用いら
れる高圧１８ｖ１さらにベリファイ電圧８．４　Ｖ　ｉ
切り換える回路であり、ロウデコーダ１４１、コラムデ
コーダ＋５１に＃１ｔｓｖ／ｓｖ／ａ。

４Ｖｉ供給し、センスアンプ（８）には５ｖもしくＦｉ
８．４Ｖｉ供給する。１８Ｖは外部から供給されるｌ　
ｇＶｒチャージポンプ回路で昇圧することにより発生さ
れる。これは書き込み効率を上げるためである。

〔発明が解決しようとする課題〕

従来の７ラツシユＦｉＥＦＲＯＭは以上のように構成さ
れているので、消去時に令ピッ）［書き込み倉行なわね
ばならず、消去前作に時間がかかるという問題点があっ
た。例えばＩＭフラッシュＥＫＦＲＯＭにおいてＩＩ　
Ｏｐ８のパルスにバイト毎に印加していくと１１１８に
バイトあるのでおよそｔ　６秒となる。

この発明は上記のような問題点を解決するためになされ
たもので、消去時間の短いフラッシュＥＫＰＩ’ｌＯＭ
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に関わるフラッシュＩＥＦＲＯＭは、消去時に
ワード線に高圧を印加するとともにメモリアレイの形成
されている基板に負の基板バイアスを印加し、トンネル
現象によりフローティングゲート電子を注入する。

〔作用〕

この発明によるフラッシュＥ’ＥＦＲＯＭは、消去時に
ワード４！に高圧を印加し、メモリアレイの形成されて
・いる基板に負のバイアスを印加し、７０−ティングゲ
ートに電子を注入することにより消去前書き込みを行う
。

〔実施例〕

以下この発明に係る不揮発性半導体記ｔｉ装置の一実厖
例を図について説明する。第１図は７ラツシユＥＩＣＦ
ＲＯＭのブロック図、Ｋｇ図は第１図のＫＫＦＲＯＭに
おいて消去前書き込み時の電圧印加条件を示すメモリト
ランジスタの断面図である。図ＶＣおいて…〜舖は第４
図及び第５図の従来例に示したものと同等であるので説
明を省略する。１２Ｉｉｉｐ基板、端は基板バイアス発
生回路である。

次に動作について説明する。

書き込み、読み出し前作は従来例と同じであるので消去
動作についてのみ説明する。消去コマンドが入力される
と、基板バイアス発生回路−が活性化されｐ基板層にお
よそ一８ｖの電圧が印加される。ワード線間がすべて選
択され高圧ｖｐｐが印加される。Ｖｐｌ）は外部高電圧
電源から供給される１２Ｖでもよいが、チップ内部で昇
圧し１５Ｖ程度を印加する方が望ましい。メモリトラン
ジスタのソース／ドレインはフローティングに保つ。こ
の時のメモリトランジスタの電圧条件を第８図に示す。

ｐ基板端とコントロールゲート翰の電位差が１８Ｖとな
るので、フローティングゲート飢・ｐ基板端間の酸化膜
に大きな電界が誘起されトンネル現象により電子がフロ
ーティングゲートＥｌｆに注入されメモリトランジスタ
のしきい値が高くなる。１０ｍ５程度で、アパランシエ
を利用した書き込み時と同程度のしきい値となる。全て
のメモリトランジスタについて同時に行なわれるので、
消去前書き込みがｌｏｍ８程度で終了する。また、４Ｍ
ビット／　１６　Ｍビットと容量が大きくなっても消去
前書き込みに要する時間は変わらない。

また、ソースツをフローティングではなくｐ基板端と同
じ電圧（−ＳＶ）としてもよい。

第３図この発明の他の実施例によるフラッシュＥＫＦＲ
ＯＭの基板一部のレイアクトを示す平面図である。図に
おいて１１１〜（４１，１５１ｍ　＋７１　＊　ｉｓｌ
は第１図に示したものと同等である。６υは第１のｐウ
ェル（至）は第２のｐウェル、Ｑはバッファ周辺回路で
ある。第３図に示すように、メモリアレイ１１）とその
他の回路を第２のｐウェル（至）と第１のｐウェル６１
）に形成してもよい。第１図の場合でらるとＰｎ接合耐
圧がＩＩＶ以上必要となるが（拡散層１６Ｖ、ｐ基板端
に−ｓ’ｖが印加される箇所があるため）第３図の例で
あると接合耐圧は１５ｖあればよい。

消去パルス印加動作や、消去ベリファイ動作については
従来例と同様であればよいが、この発明に関わりの無い
部分であるので、他の消去動作と組み合わせることも可
能である。

〔発明の効果〕

以上のように、この発明によれば、消去前書き込みをワ
ード線に高圧を印加するとともに、ｐ基板に負電圧を印
加しトンネル現象を用いて行なうように構成したので、
消去時間が大幅に短縮されるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体記憶装置の一実
施例によるフラッシュＫＫＦＲＯＭのブロック図、第２
図は第１図のＫＥＰｌ’ｌＯＭにおいて、消去前書き込
み時のメモリトランジスタの電圧印仄条件を示すメモリ
トランジスタの断面図、第８図はこの発明の他の実施例
による７ラツシユＫＫＦＲＯＭの基板の一部のレイアウ
トを示す平面図、第４図は従来フラッシュＫＩＦＲＯＭ
のプｏ７り図、第６図＃′ｉ第４図に示す消去制御回路
のブロック図、第６図は従来のメモリセルの断面図、！
？図は従来のメモリアレイの構成を示すブロック図、＠
８図は第Ｓ図の回路の消去前作時のクロックタイミング
図である。 図において、田はメモリアレイ、ｆ！１ｉｊＹゲー）　
、　＋１１１はソース線スイッチ、（４１はロクデコー
ダ、１６１Ｆｉコラムデコーダ、１６１　ｔｊアドレス
バッファ、７１は書き込み回路、（８）はセンスアンプ
、（９１Ｆｉ入出力パツフア、＋１０１ｔ−ｔモード制
御回路、α、ｔ＋ｔｉ消去制御回路、１１２１Ｖｉ、コ
マンド信号ラッチ、αｌＦｉシーケンス制御回路、■は
ベリファイ電圧発生、器、Ｑ■Ａ圧スイッチ、αｅＦｉ
アドレスカウンタ。 口ηは消去／消去ベリファイ制御回路、輪はデコーダ制
御回路、０１は消去パルス発生器、ｅａはｐ基板、国は
基板バイアス発生Ｉ！！回路、Ｇ３ＴＪは第１のｐウェ
ル、に）は第２のｐウェル、（至）はバッファ周辺回路
である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. フローティングゲートを有するメモリトランジスタが行
   方向、列方向にアレイ配置されており、書き込みはアパ
   ランシエ崩壊で生じたホツトエレクトロンをフローティ
   ングゲートに注入することにより行い、消去はフローテ
   ィングゲートに畜積された電子をトンネル現象を利用し
   て引き抜く構成であつて、消去前にワード線に高圧を印
   加するとともにｐ基板に負の電圧を印加し、フローティ
   ングゲートにトンネル現象を利用して電子を注入するこ
   とを特徴とする不揮発性半導体記憶装置。