JPH0453455B2 - - Google Patents
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- Publication number
- JPH0453455B2 JPH0453455B2 JP61254906A JP25490686A JPH0453455B2 JP H0453455 B2 JPH0453455 B2 JP H0453455B2 JP 61254906 A JP61254906 A JP 61254906A JP 25490686 A JP25490686 A JP 25490686A JP H0453455 B2 JPH0453455 B2 JP H0453455B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- period
- pulses
- circuit
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/542—Ring counters, i.e. feedback shift register counters with crossed-couplings, i.e. Johnson counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Discharge-Lamp Control Circuits And Pulse- Feed Circuits (AREA)
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明は、ジヨンソンカウンタを用いたパルス
発生回路に関するものである。
発生回路に関するものである。
［背景技術］
従来、ジヨンソンカウンタを用いたこの種のパ
ルス発生回路は、第９図に示すように、複数のフ
リツプフロツプF0〜F17にて形成されるダイナミ
ツク型シフトレジスタにてジヨンソンカウンタが
構成されており、フリツプフロツプF16，F17の否
定論理積がナンド回路A10を介して初段のフリツ
プフロツプF0にフイードバツクされている。第
１０図は、上記従来例の動作説明図であり、
CLKはトリガ端子Ｔに入力されるクロツク信号、
F0(Q)〜F17(Q)は各フリツプフロツプF0〜F17出力を
示している。
ルス発生回路は、第９図に示すように、複数のフ
リツプフロツプF0〜F17にて形成されるダイナミ
ツク型シフトレジスタにてジヨンソンカウンタが
構成されており、フリツプフロツプF16，F17の否
定論理積がナンド回路A10を介して初段のフリツ
プフロツプF0にフイードバツクされている。第
１０図は、上記従来例の動作説明図であり、
CLKはトリガ端子Ｔに入力されるクロツク信号、
F0(Q)〜F17(Q)は各フリツプフロツプF0〜F17出力を
示している。
この従来例においては、最終段のフリツプフロ
ツプF17から出力されるパルス信号のデユーテイ
および周期が固定（周期：基本クロツクの35パル
ス）されているので、異なつたデユーテイあるい
は周期のパルス信号を必要とする場合には、第１
１図および第１２図に示すように、回路構成（フ
イードバツクループおよびシフトレジスタの段
数）を変更しなければならず、容量に対応できな
いという問題があつた。また、このような汎用性
のない回路をLSI化した場合には、量産効果が得
られないためにコストが高くなつてしまうという
問題があつた。
ツプF17から出力されるパルス信号のデユーテイ
および周期が固定（周期：基本クロツクの35パル
ス）されているので、異なつたデユーテイあるい
は周期のパルス信号を必要とする場合には、第１
１図および第１２図に示すように、回路構成（フ
イードバツクループおよびシフトレジスタの段
数）を変更しなければならず、容量に対応できな
いという問題があつた。また、このような汎用性
のない回路をLSI化した場合には、量産効果が得
られないためにコストが高くなつてしまうという
問題があつた。
［発明の目的］
本発明は上記の点に鑑みて為されたものであ
り、その目的とするところは、汎用性があり、コ
ストを安くすることができるパルス発生回路を提
供することにある。
り、その目的とするところは、汎用性があり、コ
ストを安くすることができるパルス発生回路を提
供することにある。
［発明の開示］
（実施例）
第１図は本発明一実施例を示すもので、複数の
フリツプフロツプF0〜F21にて形成されるダイナ
ミツク型シフトレジスタ１にてジヨンソンカウン
タを構成し、前段のフリツプフロツプF1〜F4に
フイードバツクされるフイードバツク信号を適数
個のフリツプフロツプF15〜F17出力から選択する
第１のゲート回路Gaと、フイードバツク信号が
入力されるフリツプフロツプF1〜F4を選択自在
にする第２のゲート回路Gbとよりなり制御信号
によつて信号を選択する選択回路を設けることに
より、最終段のフリツプフロツプF21から出力さ
れるパルス信号のデユーテイを可変としたもので
あり、実施例にあつては、選択回路２の第１のゲ
ート回路Gaは、アンド回路A1〜A3、インバータ
I1およびノア回路N1，N2にて形成されており、
デユーテイ制御信号SA〜SCによつて出力される
パルス信号のデユーテイが制御されるようになつ
ている。また、この選択回路２には、フイードバ
ツク信号が入力されるフリツプフロツプF1〜F4
を選択自在にするアンド回路A4，A5、ノア回路
N3およびインバータ回路I2，I3よりなるゲート回
路Gb1〜Gb4も設けられており、周期制御信号FA
〜FDによつて出力されるパルス信号の周期が制
御されるようになつている。
フリツプフロツプF0〜F21にて形成されるダイナ
ミツク型シフトレジスタ１にてジヨンソンカウン
タを構成し、前段のフリツプフロツプF1〜F4に
フイードバツクされるフイードバツク信号を適数
個のフリツプフロツプF15〜F17出力から選択する
第１のゲート回路Gaと、フイードバツク信号が
入力されるフリツプフロツプF1〜F4を選択自在
にする第２のゲート回路Gbとよりなり制御信号
によつて信号を選択する選択回路を設けることに
より、最終段のフリツプフロツプF21から出力さ
れるパルス信号のデユーテイを可変としたもので
あり、実施例にあつては、選択回路２の第１のゲ
ート回路Gaは、アンド回路A1〜A3、インバータ
I1およびノア回路N1，N2にて形成されており、
デユーテイ制御信号SA〜SCによつて出力される
パルス信号のデユーテイが制御されるようになつ
ている。また、この選択回路２には、フイードバ
ツク信号が入力されるフリツプフロツプF1〜F4
を選択自在にするアンド回路A4，A5、ノア回路
N3およびインバータ回路I2，I3よりなるゲート回
路Gb1〜Gb4も設けられており、周期制御信号FA
〜FDによつて出力されるパルス信号の周期が制
御されるようになつている。
以下、実施例の動作について説明する。いま、
第２図乃至第８図は実施例の動作を示すタイムチ
ヤートであり、第２図はSA，SB，SCを１，０，
０に設定し、FA，FB，FC，FDを０，０，０，
０に設定した場合におけるタイムチヤートを示し
ており、Ｈ期間が12パルス、Ｌ期間が18パルス
で、周期が30パルスのパルス信号が出力されるよ
うになつている。
第２図乃至第８図は実施例の動作を示すタイムチ
ヤートであり、第２図はSA，SB，SCを１，０，
０に設定し、FA，FB，FC，FDを０，０，０，
０に設定した場合におけるタイムチヤートを示し
ており、Ｈ期間が12パルス、Ｌ期間が18パルス
で、周期が30パルスのパルス信号が出力されるよ
うになつている。
第３図はSA，SB，SCを０，１，０に設定し、
FA，FB，FC，FDを０，０，０，０に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が13パルス、Ｌ期間が18パルスで、周期が31パ
ルスのパルス信号が出力されるようになつてい
る。
FA，FB，FC，FDを０，０，０，０に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が13パルス、Ｌ期間が18パルスで、周期が31パ
ルスのパルス信号が出力されるようになつてい
る。
第４図はSA，SB，SCを０，１，０に設定し、
FA，FB，FC，FDを０，０，０，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が14パルス、Ｌ期間が19パルスで、周期が33パ
ルスのパルス信号が出力されるようになつてい
る。
FA，FB，FC，FDを０，０，０，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が14パルス、Ｌ期間が19パルスで、周期が33パ
ルスのパルス信号が出力されるようになつてい
る。
第５図はSA，SB，SCを０，１，０に設定し、
FA，FB，FC，FDを０，０，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が15パルス、Ｌ期間が20パルスで、周期が35パ
ルスのパルス信号が出力されるようになつてい
る。
FA，FB，FC，FDを０，０，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が15パルス、Ｌ期間が20パルスで、周期が35パ
ルスのパルス信号が出力されるようになつてい
る。
第６図はSA，SB，SCを０，１，０に設定し、
FA，FB，FC，FDを０，１，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が16パルス、Ｌ期間が21パルスで、周期が37パ
ルスのパルス信号が出力されるようになつてい
る。
FA，FB，FC，FDを０，１，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が16パルス、Ｌ期間が21パルスで、周期が37パ
ルスのパルス信号が出力されるようになつてい
る。
第７図はSA，SB，SCを０，１，０に設定し、
FA，FB，FC，FDを１，１，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が17パルス、Ｌ期間が22パルスで、周期が39パ
ルスのパルス信号が出力されるようになつてい
る。
FA，FB，FC，FDを１，１，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が17パルス、Ｌ期間が22パルスで、周期が39パ
ルスのパルス信号が出力されるようになつてい
る。
第８図はSA，SB，SCを０，０，１に設定し、
FA，FB，FC，FDを１，１，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が18パルス、Ｌ期間が22パルスで、周期が39パ
ルスのパルス信号が出力されるようになつてい
る。
FA，FB，FC，FDを１，１，１，１に設定した
場合におけるタイムチヤートを示しており、Ｈ期
間が18パルス、Ｌ期間が22パルスで、周期が39パ
ルスのパルス信号が出力されるようになつてい
る。
上記タイムチヤートから明らかなように、実施
例では、選択回路２に入力されるデユーテイ制御
信号SA，SB，SCおよび周期制御信号FA，FB，
FC，FDを変更することによつて任意のデユーテ
イを有し、任意の周期を有するパルス信号が得ら
れることになり、汎用性のあるパルス発生回路を
実現できることになる。また、LSI化した場合に
おいて十分な量産効果が得られるので、コストを
安くできることになる。なお、本発明に係るパル
ス発生回路は、放電灯を高周波点灯するためのイ
ンバータ装置を制御する点灯制御回路として用い
られ、始動時の予熱電力制御、電源電圧変動をキ
ヤンセルするための電力制御（定電力制御）、調
光するための電力制御などに用いられる。
例では、選択回路２に入力されるデユーテイ制御
信号SA，SB，SCおよび周期制御信号FA，FB，
FC，FDを変更することによつて任意のデユーテ
イを有し、任意の周期を有するパルス信号が得ら
れることになり、汎用性のあるパルス発生回路を
実現できることになる。また、LSI化した場合に
おいて十分な量産効果が得られるので、コストを
安くできることになる。なお、本発明に係るパル
ス発生回路は、放電灯を高周波点灯するためのイ
ンバータ装置を制御する点灯制御回路として用い
られ、始動時の予熱電力制御、電源電圧変動をキ
ヤンセルするための電力制御（定電力制御）、調
光するための電力制御などに用いられる。
［発明の効果］
本発明は上述のように、複数のフリツプフロツ
プにて形成されるダイナミツク型シフトレジスタ
にてジヨンソンカウンタを構成し、前段のフリツ
プフロツプにフイードバツクされるフイードバツ
ク信号を適数個のフリツプフロツプ出力からデユ
ーテイ制御信号にて選択する第１のゲート回路
と、フイードバツク信号が入力されるフリツプフ
ロツプを周期制御信号にて選択自在にする第２の
ゲート回路とよりなる選択回路を設けることによ
り、最終段のフリツプフロツプから出力されるパ
ルス信号のデユーテイおよび周期を両制御信号に
より可変としたものであり、デユーテイ制御信号
および周期制御信号によりゲート回路を制御して
デユーテイおよび周期を任意に設定でき、パルス
信号のデユーテイおよび周期を連続可変できると
いう効果があり、輻射ノイズが他の電子機器に影
響を与える恐れがある放電灯の高周波点灯装置の
パルス発生回路として本発明のパルス発生回路を
利用すれば、他の電子機器への悪影響を確実に防
止することができる。
プにて形成されるダイナミツク型シフトレジスタ
にてジヨンソンカウンタを構成し、前段のフリツ
プフロツプにフイードバツクされるフイードバツ
ク信号を適数個のフリツプフロツプ出力からデユ
ーテイ制御信号にて選択する第１のゲート回路
と、フイードバツク信号が入力されるフリツプフ
ロツプを周期制御信号にて選択自在にする第２の
ゲート回路とよりなる選択回路を設けることによ
り、最終段のフリツプフロツプから出力されるパ
ルス信号のデユーテイおよび周期を両制御信号に
より可変としたものであり、デユーテイ制御信号
および周期制御信号によりゲート回路を制御して
デユーテイおよび周期を任意に設定でき、パルス
信号のデユーテイおよび周期を連続可変できると
いう効果があり、輻射ノイズが他の電子機器に影
響を与える恐れがある放電灯の高周波点灯装置の
パルス発生回路として本発明のパルス発生回路を
利用すれば、他の電子機器への悪影響を確実に防
止することができる。
第１図は本発明一実施例の回路図、第２図乃至
第８図は同上の動作説明図、第９図は従来例の回
路図、第１０図は同上の動作説明図、第１１図は
他の従来例の回路図、第１２図はさらに他の従来
例の回路図である。 １はシフトレジスタ、２は選択回路、F0〜F21
はフリツプフロツプである。
第８図は同上の動作説明図、第９図は従来例の回
路図、第１０図は同上の動作説明図、第１１図は
他の従来例の回路図、第１２図はさらに他の従来
例の回路図である。 １はシフトレジスタ、２は選択回路、F0〜F21
はフリツプフロツプである。
Claims (1)
- １ 複数のフリツプフロツプにて形成されるダイ
ナミツク型シフトレジスタにてジヨンソンカウン
タを構成し、前段のフリツプフロツプにフイード
バツクされるフイードバツク信号を適数個のフリ
ツプフロツプ出力からデユーテイ制御信号にて選
択する第１のゲート回路と、フイードバツク信号
が入力されるフリツプフロツプを周期制御信号に
て選択自在にする第２のゲート回路とよりなる選
択回路を設けることにより、最終段のフリツプフ
ロツプから出力されるパルス信号のデユーテイお
よび周期を両制御信号により可変としたことを特
徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25490686A JPS63108815A (ja) | 1986-10-27 | 1986-10-27 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25490686A JPS63108815A (ja) | 1986-10-27 | 1986-10-27 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108815A JPS63108815A (ja) | 1988-05-13 |
| JPH0453455B2 true JPH0453455B2 (ja) | 1992-08-26 |
Family
ID=17271489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25490686A Granted JPS63108815A (ja) | 1986-10-27 | 1986-10-27 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108815A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157116A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | デコ−ドカウンタ |
| JPS61206309A (ja) * | 1985-03-11 | 1986-09-12 | Canon Inc | タイミング発生回路 |
-
1986
- 1986-10-27 JP JP25490686A patent/JPS63108815A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157116A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | デコ−ドカウンタ |
| JPS61206309A (ja) * | 1985-03-11 | 1986-09-12 | Canon Inc | タイミング発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63108815A (ja) | 1988-05-13 |
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