JPH0378803B2 - - Google Patents
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- Publication number
- JPH0378803B2 JPH0378803B2 JP58166893A JP16689383A JPH0378803B2 JP H0378803 B2 JPH0378803 B2 JP H0378803B2 JP 58166893 A JP58166893 A JP 58166893A JP 16689383 A JP16689383 A JP 16689383A JP H0378803 B2 JPH0378803 B2 JP H0378803B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- level
- input
- outputs
- Prior art date
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- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は擬似ランダム信号発生回路が発振停止
状態（シフトレジスタの出力がオール０レベル）
になつた時の発振停止防止回路に係り、段数が多
くなつても回路規模は変化しない発振停止防止回
路に関する。
状態（シフトレジスタの出力がオール０レベル）
になつた時の発振停止防止回路に係り、段数が多
くなつても回路規模は変化しない発振停止防止回
路に関する。
(b) 従来技術と問題点
第１図は従来例の擬似ランダム信号発生回路
（以下PN信号発生回路と称す）のブロツク図で
ある。
（以下PN信号発生回路と称す）のブロツク図で
ある。
図中１〜５はシフトレジスタ（以下SRと称
す）、６は排他的論理和回路（以下EX−OR回路
と称す）、７，８，１０はオア回路、９はノア回
路を示す。
す）、６は排他的論理和回路（以下EX−OR回路
と称す）、７，８，１０はオア回路、９はノア回
路を示す。
第１図はSR１，２，３，４，５を有する５段
のPN信号発生回路の例であり、SR１，２，３，
４，５とEX−OR６にてPN信号発生回路を構成
している。PN信号発生回路は電源投入時、又は
雑音等によりSR１〜５の出力がオール０レベル
となり発振を停止することがある。この為従来
SR１〜５の全部の出力をオア回路７，８を通し
このオア回路７，８の出力をノア回路９に入力
し、ノア回路９の出力をオア回路１０を通して、
例えばSR１に入力するようにしておき、SR１〜
５の出力がオール０レベルになつた時SR１の入
力に１レベルを入力し自動的に発振さすようにし
ている。
のPN信号発生回路の例であり、SR１，２，３，
４，５とEX−OR６にてPN信号発生回路を構成
している。PN信号発生回路は電源投入時、又は
雑音等によりSR１〜５の出力がオール０レベル
となり発振を停止することがある。この為従来
SR１〜５の全部の出力をオア回路７，８を通し
このオア回路７，８の出力をノア回路９に入力
し、ノア回路９の出力をオア回路１０を通して、
例えばSR１に入力するようにしておき、SR１〜
５の出力がオール０レベルになつた時SR１の入
力に１レベルを入力し自動的に発振さすようにし
ている。
この従来の方式では、SR１〜５のいづれかの
出力が１レベルであればノア回路９の出力は０レ
ベルでPN信号発生には影響を与えなくし、SR１
〜５の全部の出力が０レベルとなつた時ノア回路
９の出力を１レベルにする為、SR１〜５の全出
力をオア回路７，８を通し、かつノア回路９を通
せねばならず（高速用ノア回路は現時点では５入
力以上のものはない）SRの段数が多くなる程SR
の出力より回路への配線数が増加すると共にオア
回路ノア回路の回路規模が大きくなる欠点があ
る。
出力が１レベルであればノア回路９の出力は０レ
ベルでPN信号発生には影響を与えなくし、SR１
〜５の全部の出力が０レベルとなつた時ノア回路
９の出力を１レベルにする為、SR１〜５の全出
力をオア回路７，８を通し、かつノア回路９を通
せねばならず（高速用ノア回路は現時点では５入
力以上のものはない）SRの段数が多くなる程SR
の出力より回路への配線数が増加すると共にオア
回路ノア回路の回路規模が大きくなる欠点があ
る。
(c) 発明の目的
発明の目的は上記の欠点に鑑み、PN信号発生
回路のSRの段数が増加してもSR出力よりの配線
数は増加せずかつ回路規模も大きくならない発振
停止防止回路の提供にある。
回路のSRの段数が増加してもSR出力よりの配線
数は増加せずかつ回路規模も大きくならない発振
停止防止回路の提供にある。
(d) 発明の構成
本発明は上記目的を達成するために、多段接続
された複数のシフトレジスタと、 該複数のシフトレジスタのうちの二つのシフト
レジスタの出力の排他的論理和を出力する排他的
論理和回路とを有する擬似ランダム信号発生回路
において、 前記排他的論理和回路の入力を入力とするノア
回路と、 該ノア回路の出力を入力とし該入力にシフトレ
ジスタの段数以上のクロツク周期にわたつてレベ
ル０が継続した場合に１レベルを出力するように
時定数が設定された積分回路と、 該積分回路の出力と前記排他的論理和回路の出
力とが入力され出力を最前段のシフトレジスタの
入力に出力するオア回路と、 前記積分回路の出力から前記ノア回路の出力へ
順方向に接続され該積分回路の出力が１レベルの
ときに前記ノア回路の出力が０レベルになつた場
合に該積分回路の１レベル出力を０レベルにする
ダイオードとを有することを特徴とする。
された複数のシフトレジスタと、 該複数のシフトレジスタのうちの二つのシフト
レジスタの出力の排他的論理和を出力する排他的
論理和回路とを有する擬似ランダム信号発生回路
において、 前記排他的論理和回路の入力を入力とするノア
回路と、 該ノア回路の出力を入力とし該入力にシフトレ
ジスタの段数以上のクロツク周期にわたつてレベ
ル０が継続した場合に１レベルを出力するように
時定数が設定された積分回路と、 該積分回路の出力と前記排他的論理和回路の出
力とが入力され出力を最前段のシフトレジスタの
入力に出力するオア回路と、 前記積分回路の出力から前記ノア回路の出力へ
順方向に接続され該積分回路の出力が１レベルの
ときに前記ノア回路の出力が０レベルになつた場
合に該積分回路の１レベル出力を０レベルにする
ダイオードとを有することを特徴とする。
(e) 発明の実施例
以下本発明の一実施例につき図に従つて説明す
る。第２図は本発明の実施例のPN信号発生回路
のブロツク図、第３図は第２図の場合の各部の波
形のタイムチヤートで、CLKはクロツク、Ａ〜
Ｆは第２図のａ〜ｆ点に対応している。
る。第２図は本発明の実施例のPN信号発生回路
のブロツク図、第３図は第２図の場合の各部の波
形のタイムチヤートで、CLKはクロツク、Ａ〜
Ｆは第２図のａ〜ｆ点に対応している。
図中第１図と同一機能のものは同一記号で示
す。１１はノア回路、１２は積分回路、Ｄはダイ
オード、Ｒは抵抗、Ｃはコンデンサを示す。
す。１１はノア回路、１２は積分回路、Ｄはダイ
オード、Ｒは抵抗、Ｃはコンデンサを示す。
第２図は、PN信号発生回路として３段でPN
信号としては1110010のパターンを繰返し送出す
る場合の例である。又積分回路１２は抵抗Ｒコン
デンサＣにより構成された回路を用いている。
SR１〜３の出力がオール０レベルとなり発振停
止状態となると、ノア回路１１の出力は１レベル
となり、積分回路１２のコンデンサＣのｆ点の電
位は第３図Ｆに示す如く抵抗ＲとコンデンサＣの
時定数に従つて徐々に上昇する。ｆ点の電位が、
オア回路１０の０レベル、１レベルを識別する参
照電位より高くなるとアオ回路１０の出力のａ点
は第３図Ａに示す如く１レベルとなり、SR１の
出力のｂ点は第３図Ｂに示す如く１レベルとな
る。この積分回路の時定数は、少なくとも最前段
のシフトレジスタ１の０レベルが、排他的論理回
路にその出力が接続された前段側のシフトレジス
タ２にシフトした以後に、積分回路の出力が参照
電位以上になるように設定すればよいが、通常は
シフトレジスタの段数のクロツク数以後に参照電
位以上になるように設定する。これによつて、全
てのシフトレジスタが０レベルにあるときに、レ
ベル１がノア回路１１から出力されるようにでき
る。PN信号発生回路のどれか１つのSRの出力が
１レベルとなるとこの回路は1110010のパターン
発生を始める。パターン発生を始め、第２図の回
路ではｃ点のレベルが１レベルとなるとノア回路
１１の出力は０レベルとなり、ｆ点の電位は第３
図Ｆに示す如くダイオードＤの働きにより急速に
０レベルに変化し、少なくともシフトレジスタの
段数のクロツク周期の間は１レベルになることは
ないので、以後最前段のシフトレジスタ１への１
レベルの入力は排他和論理回路６から行われ、積
分回路の出力がパターン発生には影響を与えなく
なる。尚この場合SRが多段になつてもノア回路
１１への入力線はEX−OR６回路への２本の入
力線でよく、配線を増加する必要もなく、ノア回
路、積分回路、ダイオードを介する配線も、第２
図のままでよく多段となればなる程従来に比して
回路規模を少さく出来る。尚、又積分回路１２の
出力は、信号線の出力と論理和をとるオア回路を
用いどのSRの入力に加えるようにしてもよい。
信号としては1110010のパターンを繰返し送出す
る場合の例である。又積分回路１２は抵抗Ｒコン
デンサＣにより構成された回路を用いている。
SR１〜３の出力がオール０レベルとなり発振停
止状態となると、ノア回路１１の出力は１レベル
となり、積分回路１２のコンデンサＣのｆ点の電
位は第３図Ｆに示す如く抵抗ＲとコンデンサＣの
時定数に従つて徐々に上昇する。ｆ点の電位が、
オア回路１０の０レベル、１レベルを識別する参
照電位より高くなるとアオ回路１０の出力のａ点
は第３図Ａに示す如く１レベルとなり、SR１の
出力のｂ点は第３図Ｂに示す如く１レベルとな
る。この積分回路の時定数は、少なくとも最前段
のシフトレジスタ１の０レベルが、排他的論理回
路にその出力が接続された前段側のシフトレジス
タ２にシフトした以後に、積分回路の出力が参照
電位以上になるように設定すればよいが、通常は
シフトレジスタの段数のクロツク数以後に参照電
位以上になるように設定する。これによつて、全
てのシフトレジスタが０レベルにあるときに、レ
ベル１がノア回路１１から出力されるようにでき
る。PN信号発生回路のどれか１つのSRの出力が
１レベルとなるとこの回路は1110010のパターン
発生を始める。パターン発生を始め、第２図の回
路ではｃ点のレベルが１レベルとなるとノア回路
１１の出力は０レベルとなり、ｆ点の電位は第３
図Ｆに示す如くダイオードＤの働きにより急速に
０レベルに変化し、少なくともシフトレジスタの
段数のクロツク周期の間は１レベルになることは
ないので、以後最前段のシフトレジスタ１への１
レベルの入力は排他和論理回路６から行われ、積
分回路の出力がパターン発生には影響を与えなく
なる。尚この場合SRが多段になつてもノア回路
１１への入力線はEX−OR６回路への２本の入
力線でよく、配線を増加する必要もなく、ノア回
路、積分回路、ダイオードを介する配線も、第２
図のままでよく多段となればなる程従来に比して
回路規模を少さく出来る。尚、又積分回路１２の
出力は、信号線の出力と論理和をとるオア回路を
用いどのSRの入力に加えるようにしてもよい。
(f) 発明の効果
以上詳細に説明せる如く本発明によれば、PN
信号発生回路のSRの段数が増加しても、発振停
止防止回路の配線数は増加せずかつ回路規模も変
化しないので、段数が増加する程従来に比し発振
停止防止回路を小規模に出来る効果がある。
信号発生回路のSRの段数が増加しても、発振停
止防止回路の配線数は増加せずかつ回路規模も変
化しないので、段数が増加する程従来に比し発振
停止防止回路を小規模に出来る効果がある。
第１図は従来例の擬似ランダム信号発生回路の
ブロツク図、第２図は本発明の実施例の擬似ラン
ダム信号発生回路のブロツク図、第３図は第２図
の各部の波形のタイムチヤートである。 図中、１〜５はシフトレジスタ、６は排他的論
理和回路、７，８，１０はオア回路、９，１１は
ノア回路、１２は積分回路、Ｄはダイオード、Ｒ
は抵抗、Ｃはコンデンサを示す。
ブロツク図、第２図は本発明の実施例の擬似ラン
ダム信号発生回路のブロツク図、第３図は第２図
の各部の波形のタイムチヤートである。 図中、１〜５はシフトレジスタ、６は排他的論
理和回路、７，８，１０はオア回路、９，１１は
ノア回路、１２は積分回路、Ｄはダイオード、Ｒ
は抵抗、Ｃはコンデンサを示す。
Claims (1)
- 【特許請求の範囲】 １ 多段接続された複数のシフトレジスタと、 該複数のシフトレジスタのうちの二つのシフト
レジスタの出力の排他的論理和を出力する排他的
論理和回路とを有する擬似ランダム信号発生回路
において、 前記排他的論理和回路の入力を入力とするノア
回路と、 該ノア回路の出力を入力とし該入力にシフトレ
ジスタの段数以上のクロツク周期にわたつてレベ
ル０が継続した場合に１レベルを出力するように
時定数が設定された積分回路と、 該積分回路の出力と前記排他的論理和回路の出
力とが入力され出力を最前段のシフトレジスタの
入力に出力するオア回路と、 前記積分回路の出力から前記ノア回路の出力へ
順方向に接続され該積分回路の出力が１レベルの
ときに前記ノア回路の出力が０レベルになつた場
合に該積分回路の１レベル出力を０レベルにする
ダイオードとを有することを特徴とする発振停止
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166893A JPS6058715A (ja) | 1983-09-10 | 1983-09-10 | 発振停止防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166893A JPS6058715A (ja) | 1983-09-10 | 1983-09-10 | 発振停止防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058715A JPS6058715A (ja) | 1985-04-04 |
| JPH0378803B2 true JPH0378803B2 (ja) | 1991-12-16 |
Family
ID=15839575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166893A Granted JPS6058715A (ja) | 1983-09-10 | 1983-09-10 | 発振停止防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058715A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100721U (ja) * | 1985-12-13 | 1987-06-26 |
-
1983
- 1983-09-10 JP JP58166893A patent/JPS6058715A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6058715A (ja) | 1985-04-04 |
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