JPH0452621B2 - - Google Patents
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- JPH0452621B2 JPH0452621B2 JP60054941A JP5494185A JPH0452621B2 JP H0452621 B2 JPH0452621 B2 JP H0452621B2 JP 60054941 A JP60054941 A JP 60054941A JP 5494185 A JP5494185 A JP 5494185A JP H0452621 B2 JPH0452621 B2 JP H0452621B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- sealing resin
- substrate
- film carrier
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 238000007789 sealing Methods 0.000 claims description 34
- 239000011347 resin Substances 0.000 claims description 33
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- 239000007788 liquid Substances 0.000 claims description 7
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- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000007261 regionalization Effects 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶デイスプレイ、ELデイスプレ
イ、感熱プリンターヘツドなどへ応用できる半導
体装置の製造方法に関するものである。
イ、感熱プリンターヘツドなどへ応用できる半導
体装置の製造方法に関するものである。
従来の技術
従来、フイルムキヤリアにボンデイングされた
半導体（以後単にフイルムキヤリア半導体とい
う）を基板に実装するときは、第４図に示すよう
に半導体チツプ１０１のパターン形成面１０１ａ
を上向きにして導体１１０ａ，１１０ｂの形成さ
れた基板１０６上に載置し、フイルムキヤリア１
０２の外側電極１０９ａ，１０９ｂと導体１１０
ａ，１１０ｂとを半田付けしたのち、封止樹脂１
０７で半導体チツプ１０１の上から封止するのが
一般的であつた。
半導体（以後単にフイルムキヤリア半導体とい
う）を基板に実装するときは、第４図に示すよう
に半導体チツプ１０１のパターン形成面１０１ａ
を上向きにして導体１１０ａ，１１０ｂの形成さ
れた基板１０６上に載置し、フイルムキヤリア１
０２の外側電極１０９ａ，１０９ｂと導体１１０
ａ，１１０ｂとを半田付けしたのち、封止樹脂１
０７で半導体チツプ１０１の上から封止するのが
一般的であつた。
発明が解決しようとする問題点
前記従来のフイルムキヤリア半導体の実装法で
は、基板にフイルムキヤリアを半田付けしたのち
半導体チツプの上より封止樹脂で封止するので、
封止樹脂内に気泡が残りやすいため信頼性が劣る
という問題点があつた。また、外力や湿気に弱い
半導体チツプのパターン形成面が外側に向いてい
るため、外力によるきずや湿気により劣化しやす
いという問題点があつた。このため、封止樹脂の
厚さを増さなければならず、実装厚さが厚くなる
ばかりではなく、十分な信頼性を得ることは困難
であつた。
は、基板にフイルムキヤリアを半田付けしたのち
半導体チツプの上より封止樹脂で封止するので、
封止樹脂内に気泡が残りやすいため信頼性が劣る
という問題点があつた。また、外力や湿気に弱い
半導体チツプのパターン形成面が外側に向いてい
るため、外力によるきずや湿気により劣化しやす
いという問題点があつた。このため、封止樹脂の
厚さを増さなければならず、実装厚さが厚くなる
ばかりではなく、十分な信頼性を得ることは困難
であつた。
本発明は上記点に鑑み、フイルムキヤリア半導
体の信頼性、実装厚さを改善した構造及び製造方
法を提供するものである。
体の信頼性、実装厚さを改善した構造及び製造方
法を提供するものである。
問題点を解決するための手段
本発明は上記問題点を解決するため、前記本発
明の構造を実現する方法は、フイルムキヤリアに
ボンデイングされた半導体チツプのパターン形成
面と基板の導体パターン面とを対向させた状態
で、前記フイルムキヤリアの外側電極の一部を前
記基板または他の基板に接続する第１の工程と、
前記半導体チツプのパターン形成面または、前記
基板上の半導体チツプの載置予定位置の少なくと
も一方の面に液状の封止樹脂を塗布する第２の工
程と、前記半導体チツプのパターン形成面と前記
基板の半導体チツプ載置予定位置とを対向させて
重ね合わせ前記半導体チツプの封止と前記半導体
チツプの基板への接着を行う第３の工程と、前記
フイルムキヤリアの外側電極の他の部分を前記基
板に接続する第４の工程と、前記液状の封止樹脂
を硬化させる第５の工程からなる。
明の構造を実現する方法は、フイルムキヤリアに
ボンデイングされた半導体チツプのパターン形成
面と基板の導体パターン面とを対向させた状態
で、前記フイルムキヤリアの外側電極の一部を前
記基板または他の基板に接続する第１の工程と、
前記半導体チツプのパターン形成面または、前記
基板上の半導体チツプの載置予定位置の少なくと
も一方の面に液状の封止樹脂を塗布する第２の工
程と、前記半導体チツプのパターン形成面と前記
基板の半導体チツプ載置予定位置とを対向させて
重ね合わせ前記半導体チツプの封止と前記半導体
チツプの基板への接着を行う第３の工程と、前記
フイルムキヤリアの外側電極の他の部分を前記基
板に接続する第４の工程と、前記液状の封止樹脂
を硬化させる第５の工程からなる。
作 用
本発明では、本発明の製造方法によれば、フイ
ルムキヤリアの外側電極の一部を基板に予め接続
したのち封止樹脂により半導体チツプの封止と基
板への接着を行なうので、封止の作業中に位置ず
れを生ずることがなく、さらに封止樹脂を半導体
チツプの下から押し拡げながら、フイルムキヤリ
アの内側電極の間から封止樹脂を押し上げ、半導
体チツプの側面にフイレツトを形成するようにで
きるので、気泡は内側電極の間から逃げて封止樹
脂内に気泡が残らない。
ルムキヤリアの外側電極の一部を基板に予め接続
したのち封止樹脂により半導体チツプの封止と基
板への接着を行なうので、封止の作業中に位置ず
れを生ずることがなく、さらに封止樹脂を半導体
チツプの下から押し拡げながら、フイルムキヤリ
アの内側電極の間から封止樹脂を押し上げ、半導
体チツプの側面にフイレツトを形成するようにで
きるので、気泡は内側電極の間から逃げて封止樹
脂内に気泡が残らない。
実施例
次に本発明の実施例を第１図および第２図によ
り説明する。第２図に示すようにまずポリイミド
フイルム３を基材としたフイルムキヤリア２の内
側電極に半導体チツプ１をボンデイングし、液状
シリコーンの１次封止樹脂７ａを内側電極の間に
入らないように半導体チツプ１の表面に薄く塗布
し硬化させる。次にフイルムキヤリア２の一方の
外側電極５を接着剤により液晶デイスプレイのガ
ラス基板４に接着させる。続いてガラスエポキシ
基板６の上面の半導体チツプ１の載置予定位置に
１次封止樹脂と同じ液状シリコーンの２次封止樹
脂７ｂを塗布したのち、すばやくフイルムキヤリ
ア２にボンデイングされた半導体チツプ１を重ね
合わせ、静かにかつ軽く押し、２次封止樹脂を内
側電極の間から上に押し上げる。このとき基板６
の導体１０とフイルムキヤリアの他方の外側電極
９との位置合わせも行なう。このようにすれば第
１図に示すように封止樹脂によるフイレツト８が
形成される。次に外側電極９と導体１０を半田付
けしたのち、２次封止樹脂を硬化させれば良い。
なお実施例では１次封止樹脂と２次封止樹脂を同
一としたが、これらは同一のものでなくとも良
く、また１次封止樹脂は省略することができる。
ただし１次封止樹脂を用いるときは１次封止樹脂
は２次封止樹脂と接着性の良いものを用いなけれ
ばならない。
り説明する。第２図に示すようにまずポリイミド
フイルム３を基材としたフイルムキヤリア２の内
側電極に半導体チツプ１をボンデイングし、液状
シリコーンの１次封止樹脂７ａを内側電極の間に
入らないように半導体チツプ１の表面に薄く塗布
し硬化させる。次にフイルムキヤリア２の一方の
外側電極５を接着剤により液晶デイスプレイのガ
ラス基板４に接着させる。続いてガラスエポキシ
基板６の上面の半導体チツプ１の載置予定位置に
１次封止樹脂と同じ液状シリコーンの２次封止樹
脂７ｂを塗布したのち、すばやくフイルムキヤリ
ア２にボンデイングされた半導体チツプ１を重ね
合わせ、静かにかつ軽く押し、２次封止樹脂を内
側電極の間から上に押し上げる。このとき基板６
の導体１０とフイルムキヤリアの他方の外側電極
９との位置合わせも行なう。このようにすれば第
１図に示すように封止樹脂によるフイレツト８が
形成される。次に外側電極９と導体１０を半田付
けしたのち、２次封止樹脂を硬化させれば良い。
なお実施例では１次封止樹脂と２次封止樹脂を同
一としたが、これらは同一のものでなくとも良
く、また１次封止樹脂は省略することができる。
ただし１次封止樹脂を用いるときは１次封止樹脂
は２次封止樹脂と接着性の良いものを用いなけれ
ばならない。
第３図は本発明の他の実施例であり、まずポリ
イミドフイルム１３を基材としたフイルムキヤリ
ア１２の内側電極に第１図の例と反対側の面より
半導体チツプ１１をボンデイングする。次にフイ
ルムキヤリア１２の一方の外側電極１５を基板の
導体２０ａに半田付けしたのち、フイルムキヤリ
ア１２の他方の外側電極１９側を持ち上げ、半導
体チツプ１１の下の基板１６上に封止樹脂１７を
塗布し半導体チツプを軽く押し、封止樹脂１７を
内側電極の間から上に押し上げフイレツト１８を
形成させる。続いて他方の外側電極１９と基板１
６上の導体２０とを半田付けしたのち封止樹脂１
７を硬化させればよい。この方法は第１図の場合
よりもさらに実装厚さを薄くすることができる。
イミドフイルム１３を基材としたフイルムキヤリ
ア１２の内側電極に第１図の例と反対側の面より
半導体チツプ１１をボンデイングする。次にフイ
ルムキヤリア１２の一方の外側電極１５を基板の
導体２０ａに半田付けしたのち、フイルムキヤリ
ア１２の他方の外側電極１９側を持ち上げ、半導
体チツプ１１の下の基板１６上に封止樹脂１７を
塗布し半導体チツプを軽く押し、封止樹脂１７を
内側電極の間から上に押し上げフイレツト１８を
形成させる。続いて他方の外側電極１９と基板１
６上の導体２０とを半田付けしたのち封止樹脂１
７を硬化させればよい。この方法は第１図の場合
よりもさらに実装厚さを薄くすることができる。
なお上記各実施例ではチツプの裏面には封止樹
脂が塗布されていないが、実装厚さに問題がなけ
れば、チツプの裏面にも封止樹脂を塗布しても良
い。
脂が塗布されていないが、実装厚さに問題がなけ
れば、チツプの裏面にも封止樹脂を塗布しても良
い。
発明の効果
以上説明したように本発明によれば、半導体チ
ツプのパターン形成面にきずがつきにくく、また
封止樹脂の厚さを薄くしても十分な防湿効果が得
られるため、その工業的利用価値は大なるものが
ある。
ツプのパターン形成面にきずがつきにくく、また
封止樹脂の厚さを薄くしても十分な防湿効果が得
られるため、その工業的利用価値は大なるものが
ある。
第１図は本発明の一実施例における半導体装置
の断面図、第２図は同装置の製造工程を示す断面
図、第３図は本発明の他の実施例を示す断面図、
第４図は従来例を示す断面図である。 １，１１，１０１……半導体チツプ、２，１
２，１０２……フイルムキヤリア、７，７ａ，７
ｂ，１７，１０７……封止樹脂、６，１６，１０
６……基板。
の断面図、第２図は同装置の製造工程を示す断面
図、第３図は本発明の他の実施例を示す断面図、
第４図は従来例を示す断面図である。 １，１１，１０１……半導体チツプ、２，１
２，１０２……フイルムキヤリア、７，７ａ，７
ｂ，１７，１０７……封止樹脂、６，１６，１０
６……基板。
Claims (1)
- １ フイルムキヤリアにボンデイングされた半導
体チツプのパターン形成面と基板の導体パターン
面とを対向させた状態で、前記フイルムキヤリア
の外側電極の一部を前記基板または他の基板に接
続する第１の工程と、前記半導体チツプのパター
ン形成面または、前記基板上の半導体チツプの載
置予定位置の少なくとも一方の面に液状の封止樹
脂を塗布する第２の工程と、前記半導体チツプの
パターン形成面と前記基板の半導体チツプ載置予
定位置とを対向させて重ね合わせ前記半導体チツ
プの封止と前記半導体チツプの前記基板への接着
を行う第３の工程と、前記フイルムキヤリアの外
側電極の他の部分を前記基板に接続する第４の工
程と、前記液状の封止樹脂を硬化させる第５の工
程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054941A JPS61214443A (ja) | 1985-03-19 | 1985-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054941A JPS61214443A (ja) | 1985-03-19 | 1985-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214443A JPS61214443A (ja) | 1986-09-24 |
| JPH0452621B2 true JPH0452621B2 (ja) | 1992-08-24 |
Family
ID=12984664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054941A Granted JPS61214443A (ja) | 1985-03-19 | 1985-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214443A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581103B2 (ja) * | 1987-09-28 | 1997-02-12 | アイシン精機株式会社 | チップ部品の導電接合方法 |
| KR940000143B1 (ko) * | 1991-06-25 | 1994-01-07 | 재단법인 한국전자통신연구소 | 대형 박막 트랜지스터(TFT) 액정 디스플레이 패널(LCD panel)의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365062A (en) * | 1976-11-24 | 1978-06-10 | Hitachi Ltd | Production of semiconductor and apparatus for the same |
-
1985
- 1985-03-19 JP JP60054941A patent/JPS61214443A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365062A (en) * | 1976-11-24 | 1978-06-10 | Hitachi Ltd | Production of semiconductor and apparatus for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214443A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |