JPH0450632B2 - - Google Patents
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- JPH0450632B2 JPH0450632B2 JP4258083A JP4258083A JPH0450632B2 JP H0450632 B2 JPH0450632 B2 JP H0450632B2 JP 4258083 A JP4258083 A JP 4258083A JP 4258083 A JP4258083 A JP 4258083A JP H0450632 B2 JPH0450632 B2 JP H0450632B2
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- conversion circuit
- drain
- circuit
- voltage
- source
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は２個のアナログ電気信号を互いに乗算
する集積化４象限アナログ信号乗算回路に関す
る。
する集積化４象限アナログ信号乗算回路に関す
る。
アナログ信号乗算回路は、遅延線、減算回路あ
るいは加算回路と同様、アナログシグナルプロセ
ツサなどのアナログ集積回路を構成する上で重要
な基本回路である。アナログ集積回路はデジタル
集積回路に比べ、回路規模や消費電力が極めて小
さい、演算処理速度が極めて速い、といつた特徴
がある。従つて、高速、広帯域、小形の集積回路
を実現するうえで極めて有利である。ところが、
アナログ集積回路はアナログ方式特有の非線形成
分（オフセツト成分と高調波成分）が発生するた
めに、集積回路の特性が劣化する欠点がある。
るいは加算回路と同様、アナログシグナルプロセ
ツサなどのアナログ集積回路を構成する上で重要
な基本回路である。アナログ集積回路はデジタル
集積回路に比べ、回路規模や消費電力が極めて小
さい、演算処理速度が極めて速い、といつた特徴
がある。従つて、高速、広帯域、小形の集積回路
を実現するうえで極めて有利である。ところが、
アナログ集積回路はアナログ方式特有の非線形成
分（オフセツト成分と高調波成分）が発生するた
めに、集積回路の特性が劣化する欠点がある。
特に乗算回路においては回路構成の上からも、
この非線形成分を除去もしくは減少させることが
難しかつた。
この非線形成分を除去もしくは減少させることが
難しかつた。
本発明の目的はこうした非線形成分の発生を効
果的に除去できることを特徴とする集積化４象限
アナログ信号乗算回路を提供することにある。
果的に除去できることを特徴とする集積化４象限
アナログ信号乗算回路を提供することにある。
本発明によれば第１のMOS形電界効果トラン
ジスタ（以後MOSTと呼ぶ）と、電気的特性が
該第１のMOSTと等しいかあるいは極めて近い
第２のMOSTと、少なくとも演算増幅器を含み
該第１のMOSTに流れるドレイン電流を電圧に
変換する第１の電流／電圧変換回路（以後Ｉ／Ｖ
変換回路と呼ぶ）と、該第１のＩ／Ｖ変換回路と
同一構成でかつ第２のMOSTに流れるドレイン
電流を電圧に変換する第２のＩ／Ｖ変換回路と、
該第１のＩ／Ｖ変換回路の出力信号と該第２の
Ｉ／Ｖ変換回路の出力信号との差を得る減算回路
とを備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に、該第１のＩ／Ｖ変換回
路の非反転入力と該第２のＩ／Ｖ変換回路の非反
転入力が第２の端子に、該第１のMOSTのドレ
イン（またはソース）が第１のＩ／Ｖ変換回路の
反転入力に、該第２のMOSTのドレイン（また
はソース）が第２のＩ／Ｖ変換回路の反転入力
に、該第１のＩ／Ｖ変換回路の出力が該減算回路
の一方の入力に、該第２のＩ／Ｖ変換回路の出力
が該減算回路の他方の入力に、それぞれ接続され
る回路において、該第１のMOSTと該第２の
MOSTのいずれか一方を平面的に平行移動した
時他方のMOSTに重り合うように、該第１の
MOSTと該第２のMOSTを同一半導体基板上に
素子分離領域をへだてて配置することを特徴とす
る４象限アナログ信号乗算回路が得られる。
ジスタ（以後MOSTと呼ぶ）と、電気的特性が
該第１のMOSTと等しいかあるいは極めて近い
第２のMOSTと、少なくとも演算増幅器を含み
該第１のMOSTに流れるドレイン電流を電圧に
変換する第１の電流／電圧変換回路（以後Ｉ／Ｖ
変換回路と呼ぶ）と、該第１のＩ／Ｖ変換回路と
同一構成でかつ第２のMOSTに流れるドレイン
電流を電圧に変換する第２のＩ／Ｖ変換回路と、
該第１のＩ／Ｖ変換回路の出力信号と該第２の
Ｉ／Ｖ変換回路の出力信号との差を得る減算回路
とを備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に、該第１のＩ／Ｖ変換回
路の非反転入力と該第２のＩ／Ｖ変換回路の非反
転入力が第２の端子に、該第１のMOSTのドレ
イン（またはソース）が第１のＩ／Ｖ変換回路の
反転入力に、該第２のMOSTのドレイン（また
はソース）が第２のＩ／Ｖ変換回路の反転入力
に、該第１のＩ／Ｖ変換回路の出力が該減算回路
の一方の入力に、該第２のＩ／Ｖ変換回路の出力
が該減算回路の他方の入力に、それぞれ接続され
る回路において、該第１のMOSTと該第２の
MOSTのいずれか一方を平面的に平行移動した
時他方のMOSTに重り合うように、該第１の
MOSTと該第２のMOSTを同一半導体基板上に
素子分離領域をへだてて配置することを特徴とす
る４象限アナログ信号乗算回路が得られる。
以下図面を用いて詳細に説明する。第１図に一
例として従来からよく知られた４象限アナログ信
号乗算回路（以後乗算回路と呼ぶ）の構成を示
す。１０は第１のMOST、２０は第２のMOST
である。なお第１のMOSTと第２のMOSTの電
気的特性は理想的に全く等しいことが望ましい。
３０および４０はそれぞれ第１のMOST１０を
流れるドレイン電流IPを電圧に変換する第１の
Ｉ／Ｖ変換回路および第２のMOST２０を流れ
るドレイン電流INを電圧に変換する第２のＩ／
Ｖ変換回路である。ここでは一例として演算増幅
器３１，４１と抵抗素子３２，４２より構成され
ている第１（第２）のＩ／Ｖ変換回路３０，４０
が示されている。５０は第１のＩ／Ｖ変換回路３
０と第２のＩ／Ｖ変換回路４０の出力信号の差を
得る減算回路である。ここでは一例として演算増
幅器５１、抵抗素子５２，５３，５４，５５より
構成されている減算回路が示されている。１は第
１のMOST１０および第２のMOST２０のドレ
イン（またはソース）が接続された第１の端子、
２は第２の端子である。３３，４３および３４，
４４はそれぞれ第１（第２）のＩ／Ｖ変換回路の
反転入力および非反転入力である。５８は乗算結
果を得る出力端子である。今、端子３より
MOST１０のゲートヘ直流電圧VGに重畳された
第１のアナログ信号vg、即ち、VG＋vgが印加さ
れ、端子４よりMOST２０のゲートヘ該直流電
圧VGのみが印加されているとする。また第１の
端子１よりMOST１０およびMOST２０の一方
の拡散層、例えばドレイン、へ直流電圧VDに重
畳された第２のアナログ信号vd、即ちVD＋vd
が、第２の端子２へ該直流電圧VDがそれぞれ印
加されているとする。なお、該端子１，２，３，
４への該印加電圧の値は該MOST１０および
MOST２０がいずれも３極管領域で動作する範
囲内とする。以下では該MOST１０および
MOST２０が一例としてｎチヤネル、エンハン
スメント形のMOSTであり、該VGとVDが正の
値と仮定して説明する。またvgおよびvdの符号
は正および負のいずれでもかまわない。今vdが
正の時、該vgの符号に関係なく、MOST１０の
ドレイン電流IPおよびMOST２０のドレイン電
流INはそれぞれ矢印１１および矢印２１の方向
に流れる。今MOST１０およびMOST２０の電
気的特性が全く等しく、かつ理想的なデバイスと
すれば、IPおよびINはそれぞれ、 IP＝Ｂ（VG＋vg−VD−vd／２−VT）・vd (1) IN＝Ｂ（VG−VD−vd／２−VT）・vd (2) で与えられる。ここでＢは該MOST１０あるい
はMOST２０の個有な特性定数、VTは該
MOST１０およびMOST２０の閾値電流である。
該電流IPおよびINはそれぞれ該抵抗素子３２お
よび４２に流れる。従つて、該第１のＩ／Ｖ変換
回路３０の端子３５に現われる電圧は端子２への
印加電圧VDより該抵抗素子３２に生ずる電圧降
下の値を引いた値となる。同様に、該端子４５に
現われる出力電圧は該直流電圧VDより該抵抗素
子４２に生ずる電圧降下の値を引いた値となる。
即ち、該第１（第２）のＩ／Ｖ変換回路は該第１
（第２）のMOSTに流れるドレイン電流IP（IN）
を該抵抗素子３２，４２の両端に生ずる電圧に変
換し、該抵抗素子３２，４２の抵抗値を比例定数
とする電流／電圧変換の働きをする。該減算回路
５０は該端子３５および４５の出力信号の差を演
算し、減算結果を端子５８に生ずる。該減算結果
は前記第１および第２のアナログ信号、即ち、
vgおよびvd、の積に比例し、比例定数は前記特
性定数Ｂおよび抵抗素子３２，４２，５２，５
３，５４，５５の抵抗値で与えられる。以上該
vdが正の場合について述べた。同様に該vdが負
の場合も、該vgの符号に関係なく、該出力端子
５８より得られる出力信号は該vgとvdの積に比
例する。
例として従来からよく知られた４象限アナログ信
号乗算回路（以後乗算回路と呼ぶ）の構成を示
す。１０は第１のMOST、２０は第２のMOST
である。なお第１のMOSTと第２のMOSTの電
気的特性は理想的に全く等しいことが望ましい。
３０および４０はそれぞれ第１のMOST１０を
流れるドレイン電流IPを電圧に変換する第１の
Ｉ／Ｖ変換回路および第２のMOST２０を流れ
るドレイン電流INを電圧に変換する第２のＩ／
Ｖ変換回路である。ここでは一例として演算増幅
器３１，４１と抵抗素子３２，４２より構成され
ている第１（第２）のＩ／Ｖ変換回路３０，４０
が示されている。５０は第１のＩ／Ｖ変換回路３
０と第２のＩ／Ｖ変換回路４０の出力信号の差を
得る減算回路である。ここでは一例として演算増
幅器５１、抵抗素子５２，５３，５４，５５より
構成されている減算回路が示されている。１は第
１のMOST１０および第２のMOST２０のドレ
イン（またはソース）が接続された第１の端子、
２は第２の端子である。３３，４３および３４，
４４はそれぞれ第１（第２）のＩ／Ｖ変換回路の
反転入力および非反転入力である。５８は乗算結
果を得る出力端子である。今、端子３より
MOST１０のゲートヘ直流電圧VGに重畳された
第１のアナログ信号vg、即ち、VG＋vgが印加さ
れ、端子４よりMOST２０のゲートヘ該直流電
圧VGのみが印加されているとする。また第１の
端子１よりMOST１０およびMOST２０の一方
の拡散層、例えばドレイン、へ直流電圧VDに重
畳された第２のアナログ信号vd、即ちVD＋vd
が、第２の端子２へ該直流電圧VDがそれぞれ印
加されているとする。なお、該端子１，２，３，
４への該印加電圧の値は該MOST１０および
MOST２０がいずれも３極管領域で動作する範
囲内とする。以下では該MOST１０および
MOST２０が一例としてｎチヤネル、エンハン
スメント形のMOSTであり、該VGとVDが正の
値と仮定して説明する。またvgおよびvdの符号
は正および負のいずれでもかまわない。今vdが
正の時、該vgの符号に関係なく、MOST１０の
ドレイン電流IPおよびMOST２０のドレイン電
流INはそれぞれ矢印１１および矢印２１の方向
に流れる。今MOST１０およびMOST２０の電
気的特性が全く等しく、かつ理想的なデバイスと
すれば、IPおよびINはそれぞれ、 IP＝Ｂ（VG＋vg−VD−vd／２−VT）・vd (1) IN＝Ｂ（VG−VD−vd／２−VT）・vd (2) で与えられる。ここでＢは該MOST１０あるい
はMOST２０の個有な特性定数、VTは該
MOST１０およびMOST２０の閾値電流である。
該電流IPおよびINはそれぞれ該抵抗素子３２お
よび４２に流れる。従つて、該第１のＩ／Ｖ変換
回路３０の端子３５に現われる電圧は端子２への
印加電圧VDより該抵抗素子３２に生ずる電圧降
下の値を引いた値となる。同様に、該端子４５に
現われる出力電圧は該直流電圧VDより該抵抗素
子４２に生ずる電圧降下の値を引いた値となる。
即ち、該第１（第２）のＩ／Ｖ変換回路は該第１
（第２）のMOSTに流れるドレイン電流IP（IN）
を該抵抗素子３２，４２の両端に生ずる電圧に変
換し、該抵抗素子３２，４２の抵抗値を比例定数
とする電流／電圧変換の働きをする。該減算回路
５０は該端子３５および４５の出力信号の差を演
算し、減算結果を端子５８に生ずる。該減算結果
は前記第１および第２のアナログ信号、即ち、
vgおよびvd、の積に比例し、比例定数は前記特
性定数Ｂおよび抵抗素子３２，４２，５２，５
３，５４，５５の抵抗値で与えられる。以上該
vdが正の場合について述べた。同様に該vdが負
の場合も、該vgの符号に関係なく、該出力端子
５８より得られる出力信号は該vgとvdの積に比
例する。
以上該MOST１０およびMOST２０の電気的
特性が全く等しく、かつ理想的なデバイスである
と仮定し、乗算機能を説明した。即ち、該
MOST１０およびMOST２０のソースおよびド
レインの拡散抵抗は零であると仮定した。ところ
が実際にはこれらの拡散抵抗は零ではないし、該
MOST１０のソース抵抗とMOST２０のソース
抵抗は互いに等しいとは言えない。同様に
MOST１０のドレイン抵抗もMOST２０のドレ
イン抵抗と等しいとは限らない。第２図に従来か
ら用いられていたMOST１０およびMOST２０
の半導体基板上での配置を示す。同図ａはその平
面図、ｂは断面図である。１０１，１０２はそれ
ぞれMOST１０のソース（またはドレイン）拡
散層、ゲート、１０３，１０４はそれぞれ
MOST２０のソース（またはドレイン）拡散層、
ゲート、１０５はMOST１０およびMOST２０
で共通のドレイン（またはドレイン）拡散層であ
る。１０６，１０７，１０８は金属配線膜、１０
９，１１０，１１１はコンタクトホールでこれを
介し、それぞれ拡散層１０１と金属配線層１０
６，１０３と１０８，１０５と１０７の接続す
る。１１２は活性領域と絶縁領域の境界線で、１
１２の内側が活性領域、外側が絶縁領域である。
１１３は例えばｐ形のシリコン基板、１１４は第
１の絶縁膜で、例えば熱酸化で作られた二酸化シ
リコン膜、１１５は第２の絶縁層で、例えば気相
成長により作られた二酸化シリコン膜である。１
１２で定義される活性領域は第１のマスクを用
い、写真食刻技術により得られる。ゲート１０
２，１０３は第２のマスクを用い、写真食刻技術
で設けられる。このあと自己整合技術により、拡
散あるいはイオン注入技術を用いて得１０１，１
０３，１０５が同時に形成される。次に第３のマ
スクを用い、やはり写真食刻技術によりコンタク
トホール１０９，１１０，１１１が設けられた
後、第４のマスクを用い、写真食刻技術により１
０６，１０７，１０８が形成される。このように
して構成されたMOST１０とMOST２０の等価
回路を第３図に示す。１２０，１２１はそれぞれ
MOST１０とMOST２０のソース（またはドレ
イン）抵抗RS、１２２，１２３はそれぞれ
MOST１０、MOST２０のドレイン（またはソ
ース）抵抗RDである。これらの抵抗は第２図か
ら明らかなように、ゲート１０２，１０３とコン
タクトホール１０９，１１０，１１１との相対的
距離によつて決まる。またこれらの距離は製造工
程中のマスク目合せ、即ち、第２図ａにおいてＸ
方向へのずれに依存する。例えば、第２のマスク
が正規の位置より右方向へ移動した位置で、第３
のマスクが正規の位置より左方向へ移動した位置
で、写真食刻が行なわれたとする。この場合、ゲ
ート１０２，１０３は正規の位置より右にずれ、
コンタクトホールは正規の位置より左へ、それぞ
れずれる。この結果、本来抵抗値がRSおよびRD
の抵抗素子１２０および１２２がそれぞれRS＋
rsおよびRD＋rdに増加するとする。他方、抵抗
素子１２１および１２３はそれぞRS−rsおよび
RD−rdに減少する。この結果MOST１０と
MOST２０との間に対称性が失なわれ、即ち電
気的特性のバランスがくずれる。このため乗算結
果に非線形成分（オフセツト成分と高周波成分）
が発生し、アナログシグナルプロセツサの特性を
極めて劣化させる。
特性が全く等しく、かつ理想的なデバイスである
と仮定し、乗算機能を説明した。即ち、該
MOST１０およびMOST２０のソースおよびド
レインの拡散抵抗は零であると仮定した。ところ
が実際にはこれらの拡散抵抗は零ではないし、該
MOST１０のソース抵抗とMOST２０のソース
抵抗は互いに等しいとは言えない。同様に
MOST１０のドレイン抵抗もMOST２０のドレ
イン抵抗と等しいとは限らない。第２図に従来か
ら用いられていたMOST１０およびMOST２０
の半導体基板上での配置を示す。同図ａはその平
面図、ｂは断面図である。１０１，１０２はそれ
ぞれMOST１０のソース（またはドレイン）拡
散層、ゲート、１０３，１０４はそれぞれ
MOST２０のソース（またはドレイン）拡散層、
ゲート、１０５はMOST１０およびMOST２０
で共通のドレイン（またはドレイン）拡散層であ
る。１０６，１０７，１０８は金属配線膜、１０
９，１１０，１１１はコンタクトホールでこれを
介し、それぞれ拡散層１０１と金属配線層１０
６，１０３と１０８，１０５と１０７の接続す
る。１１２は活性領域と絶縁領域の境界線で、１
１２の内側が活性領域、外側が絶縁領域である。
１１３は例えばｐ形のシリコン基板、１１４は第
１の絶縁膜で、例えば熱酸化で作られた二酸化シ
リコン膜、１１５は第２の絶縁層で、例えば気相
成長により作られた二酸化シリコン膜である。１
１２で定義される活性領域は第１のマスクを用
い、写真食刻技術により得られる。ゲート１０
２，１０３は第２のマスクを用い、写真食刻技術
で設けられる。このあと自己整合技術により、拡
散あるいはイオン注入技術を用いて得１０１，１
０３，１０５が同時に形成される。次に第３のマ
スクを用い、やはり写真食刻技術によりコンタク
トホール１０９，１１０，１１１が設けられた
後、第４のマスクを用い、写真食刻技術により１
０６，１０７，１０８が形成される。このように
して構成されたMOST１０とMOST２０の等価
回路を第３図に示す。１２０，１２１はそれぞれ
MOST１０とMOST２０のソース（またはドレ
イン）抵抗RS、１２２，１２３はそれぞれ
MOST１０、MOST２０のドレイン（またはソ
ース）抵抗RDである。これらの抵抗は第２図か
ら明らかなように、ゲート１０２，１０３とコン
タクトホール１０９，１１０，１１１との相対的
距離によつて決まる。またこれらの距離は製造工
程中のマスク目合せ、即ち、第２図ａにおいてＸ
方向へのずれに依存する。例えば、第２のマスク
が正規の位置より右方向へ移動した位置で、第３
のマスクが正規の位置より左方向へ移動した位置
で、写真食刻が行なわれたとする。この場合、ゲ
ート１０２，１０３は正規の位置より右にずれ、
コンタクトホールは正規の位置より左へ、それぞ
れずれる。この結果、本来抵抗値がRSおよびRD
の抵抗素子１２０および１２２がそれぞれRS＋
rsおよびRD＋rdに増加するとする。他方、抵抗
素子１２１および１２３はそれぞRS−rsおよび
RD−rdに減少する。この結果MOST１０と
MOST２０との間に対称性が失なわれ、即ち電
気的特性のバランスがくずれる。このため乗算結
果に非線形成分（オフセツト成分と高周波成分）
が発生し、アナログシグナルプロセツサの特性を
極めて劣化させる。
第４図は本発明のMOST１０とMOST２０の
半導体基板上での配置を示す平面図の具体例であ
る。同図ａは全く同一テイメンジヨンのMOST
１０とMOST２０を縦方向（Ｙ方向）に並べて
配置した場合であり、同図ｂは全く同一テイメン
ジヨンのMOST１０とMOST２０を横方向（Ｘ
方向）に並べて配置した場合である。第３図ａに
示すように、従来のMOST１０とMOST２０の
配置が、両MOSTの中心に引いた線に対し線対
称であつたのに対し、本発明のMOST１０と
MOST２０の配置は並行移動を行なえば全く重
なり合うように配置するものである。第４図に
ａ，ｂにおいて２０１，２０２，２０３はそれぞ
れMOST１０のソース（またはドレイン）拡散
層、ゲート、ドレイン（またはソース）拡散層、
２０４，２０５，２０６はそれぞれMOST２０
のソース（またはドレイン）拡散層、ゲート、ド
レイン（またはソース）拡散層、２０７，２０
８，２０９は金属配線膜、２１０，２１１，２１
２，２１３はコンタクトホールである。なお製造
プロセスは前記方法と全く同じ方法である。
半導体基板上での配置を示す平面図の具体例であ
る。同図ａは全く同一テイメンジヨンのMOST
１０とMOST２０を縦方向（Ｙ方向）に並べて
配置した場合であり、同図ｂは全く同一テイメン
ジヨンのMOST１０とMOST２０を横方向（Ｘ
方向）に並べて配置した場合である。第３図ａに
示すように、従来のMOST１０とMOST２０の
配置が、両MOSTの中心に引いた線に対し線対
称であつたのに対し、本発明のMOST１０と
MOST２０の配置は並行移動を行なえば全く重
なり合うように配置するものである。第４図に
ａ，ｂにおいて２０１，２０２，２０３はそれぞ
れMOST１０のソース（またはドレイン）拡散
層、ゲート、ドレイン（またはソース）拡散層、
２０４，２０５，２０６はそれぞれMOST２０
のソース（またはドレイン）拡散層、ゲート、ド
レイン（またはソース）拡散層、２０７，２０
８，２０９は金属配線膜、２１０，２１１，２１
２，２１３はコンタクトホールである。なお製造
プロセスは前記方法と全く同じ方法である。
第２図ではMOST１０とMOST２０のドレイ
ン（またはソース）拡散層１０５が共通であつた
のに対し、本発明ではMOSTのドレイン拡散層
２０３とMOST２０のドレイン（またはソース）
拡散層２０６の間は完全に素子分離されており、
単に金属配線膜２０９で接続されている。第４図
ａ，ｂに対応する等価回路をそれぞれ第５図ａ，
ｂに示す。１３０，１３１はそれぞれMOST１
０とMOST２０のソース（またはドレイン）抵
抗RS、１３２，１３３はそれぞれMOST１０と
MOST２０のドレイン（またはソース）抵抗RD
である。本発明の位置では、マスクの目合せが第
４図において、Ｙ方向にずれても該抵抗１３０，
１３１，１３２，１３３の抵抗値は変化しない。
一方ゲート形成用マスクおよびコンタクトホール
形成用マスクがＸ軸方向に正規の位置からずれた
場合、該抵抗素子１３０，１３１，１３２，１３
３の抵抗値は変化する。しかし、これらのマスク
の目合せにより、MOST１０のソース（または
ドレイン）抵抗１３０の抵抗値がRSからRS＋rs
へ、MOST１０のドレイン（またはソース）抵
抗１３２の抵抗値がRDからRD＋rdへ増加した
としても、MOST２０のソース（またはドレイ
ン）抵抗１３１とドレイン（またはソース）抵抗
１３３もそれぞれRS＋rsおよびRD＋rdに増加す
る。またこの逆も成立する。従つて、このように
配置すれば、マスクの目合せずれによつて
MOST１０とMOST２０の対称性がそこなわれ
ることは全くない。この結果乗算結果に重畳され
る非線形項は除去される。
ン（またはソース）拡散層１０５が共通であつた
のに対し、本発明ではMOSTのドレイン拡散層
２０３とMOST２０のドレイン（またはソース）
拡散層２０６の間は完全に素子分離されており、
単に金属配線膜２０９で接続されている。第４図
ａ，ｂに対応する等価回路をそれぞれ第５図ａ，
ｂに示す。１３０，１３１はそれぞれMOST１
０とMOST２０のソース（またはドレイン）抵
抗RS、１３２，１３３はそれぞれMOST１０と
MOST２０のドレイン（またはソース）抵抗RD
である。本発明の位置では、マスクの目合せが第
４図において、Ｙ方向にずれても該抵抗１３０，
１３１，１３２，１３３の抵抗値は変化しない。
一方ゲート形成用マスクおよびコンタクトホール
形成用マスクがＸ軸方向に正規の位置からずれた
場合、該抵抗素子１３０，１３１，１３２，１３
３の抵抗値は変化する。しかし、これらのマスク
の目合せにより、MOST１０のソース（または
ドレイン）抵抗１３０の抵抗値がRSからRS＋rs
へ、MOST１０のドレイン（またはソース）抵
抗１３２の抵抗値がRDからRD＋rdへ増加した
としても、MOST２０のソース（またはドレイ
ン）抵抗１３１とドレイン（またはソース）抵抗
１３３もそれぞれRS＋rsおよびRD＋rdに増加す
る。またこの逆も成立する。従つて、このように
配置すれば、マスクの目合せずれによつて
MOST１０とMOST２０の対称性がそこなわれ
ることは全くない。この結果乗算結果に重畳され
る非線形項は除去される。
以上、本発明の４象限アナログ信号乗算回路の
構成と配置を説明した。本発明では、従来の乗算
回路の欠点、即ち、使用する２個のMOSTの電
気的特性の非対称性およびこれにまつわる乗算結
果の非線形歪が除去される。
構成と配置を説明した。本発明では、従来の乗算
回路の欠点、即ち、使用する２個のMOSTの電
気的特性の非対称性およびこれにまつわる乗算結
果の非線形歪が除去される。
以上、本発明の説明では第１のＩ／Ｖ変換回
路、第２のＩ／Ｖ変換回路および減算回路はそれ
ぞれ演算回路と抵抗素子で構成される回路を用い
て説明したが、各回路が所望の動作回路を発揮す
れば、これに規定されることはなく、どのような
回路素子を用いて構成してもよい。該第２のアナ
ログ信号vdが正の場合について述べたが、該vd
が負であつてもかまわない。またｎチヤネルの
MOSTについてのみ述べたが、ｐチヤネルの
MOSTにも適用される。
路、第２のＩ／Ｖ変換回路および減算回路はそれ
ぞれ演算回路と抵抗素子で構成される回路を用い
て説明したが、各回路が所望の動作回路を発揮す
れば、これに規定されることはなく、どのような
回路素子を用いて構成してもよい。該第２のアナ
ログ信号vdが正の場合について述べたが、該vd
が負であつてもかまわない。またｎチヤネルの
MOSTについてのみ述べたが、ｐチヤネルの
MOSTにも適用される。
第１図は４象限アナログ乗算回路を説明するた
めに用いた回路構成図。第２図ａおよびｂは乗算
回路に用いられるMOSTの従来の構成を示す平
面図と断面図、第３図は第２図の等価回路図であ
る。第４図ａおよびｂは乗算回路を構成する
MOSTの本発明構成図を示す平面図。第５図ａ，
ｂはそれぞれ第４図ａ，ｂの等価回路図である。 第１図において１０，２０はそれぞれ第１の
MOST、第２のMOST、３０，４０はそれぞれ
第１のＩ／Ｖ変換回路、第２のＩ／Ｖ変換回路、
５０は減算回路である。第２図から第５図におい
て１０，２０はそれぞれ第１のMOST、第２の
MOSTである。同様に１０２，１０４，２０２，
２０５はゲート、１０１，１０３，１０５，２０
１，２０３，２０４，２０６は拡散層、１０６，
１０８，１１０，２０７，２０８，２０９は金属
配線膜、１０９，１１０，１１１，２１０，２１
１，２１２，２１３はコンタクトホール、１２
０，１２１，１２２，１２３，１３０，１３１，
１３２，１３３は拡散層抵抗である。
めに用いた回路構成図。第２図ａおよびｂは乗算
回路に用いられるMOSTの従来の構成を示す平
面図と断面図、第３図は第２図の等価回路図であ
る。第４図ａおよびｂは乗算回路を構成する
MOSTの本発明構成図を示す平面図。第５図ａ，
ｂはそれぞれ第４図ａ，ｂの等価回路図である。 第１図において１０，２０はそれぞれ第１の
MOST、第２のMOST、３０，４０はそれぞれ
第１のＩ／Ｖ変換回路、第２のＩ／Ｖ変換回路、
５０は減算回路である。第２図から第５図におい
て１０，２０はそれぞれ第１のMOST、第２の
MOSTである。同様に１０２，１０４，２０２，
２０５はゲート、１０１，１０３，１０５，２０
１，２０３，２０４，２０６は拡散層、１０６，
１０８，１１０，２０７，２０８，２０９は金属
配線膜、１０９，１１０，１１１，２１０，２１
１，２１２，２１３はコンタクトホール、１２
０，１２１，１２２，１２３，１３０，１３１，
１３２，１３３は拡散層抵抗である。
Claims (1)
- １ 第１のMOS形電界効果トランジスタ（以後
MOSTと呼ぶ）と、電気的特性が該第１の
MOSTと等しいかあるいは極めて近い第２の
MOSTと、少なくとも演算増幅器を含み該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１の電流／電圧変換回路（以後Ｉ／Ｖ変換回
路と呼ぶ）と、該第１のＩ／Ｖ変換回路と同一構
成で、かつ第２のMOSTに流れるドレイン電流
を電圧に変換する第２のＩ／Ｖ変換回路と、該第
１のＩ／Ｖ変換回路の出力信号と該第２のＩ／Ｖ
変換回路の出力信号との差を得る減算回路とを備
え、該第１のMOSTのドレイン（またはソース）
と該第２のMOSTのドレイン（またはソース）
が第１の端子に、該第１のＩ／Ｖ変換回路の非反
転入力と該第２のＩ／Ｖ変換回路の非反転入力が
第２の端子に、該第１のMOSTのドレイン（ま
たはソース）が第１のＩ／Ｖ変換回路の反転入力
に、該第２のMOSTのドレイン（またはソース）
が第２のＩ／Ｖ変換回路の反転入力に、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に、該第２のＩ／Ｖ変換回路の出力が該減算回路
の他方の入力に、それぞれ接続される４象限アナ
ログ信号乗算回路において、該第１のMOSTと
該第２のMOSTのいずれか一方を平面的に平行
移動した時他方のMOSTに重なり合うように、
該第１のMOSTと該第２のMOSTを同一半導体
基板上に素子分離領域をへだてて配置することを
特徴とする４象限アナログ信号乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258083A JPS59167779A (ja) | 1983-03-15 | 1983-03-15 | ４象限アナログ信号乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258083A JPS59167779A (ja) | 1983-03-15 | 1983-03-15 | ４象限アナログ信号乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59167779A JPS59167779A (ja) | 1984-09-21 |
| JPH0450632B2 true JPH0450632B2 (ja) | 1992-08-14 |
Family
ID=12640003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258083A Granted JPS59167779A (ja) | 1983-03-15 | 1983-03-15 | ４象限アナログ信号乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167779A (ja) |
-
1983
- 1983-03-15 JP JP4258083A patent/JPS59167779A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59167779A (ja) | 1984-09-21 |
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