JPS6346474B2 - - Google Patents
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- JPS6346474B2 JPS6346474B2 JP117480A JP117480A JPS6346474B2 JP S6346474 B2 JPS6346474 B2 JP S6346474B2 JP 117480 A JP117480 A JP 117480A JP 117480 A JP117480 A JP 117480A JP S6346474 B2 JPS6346474 B2 JP S6346474B2
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims 2
- 101001034749 Homo sapiens Putative uncharacterized protein GSN-AS1 Proteins 0.000 description 6
- 102100039721 Putative uncharacterized protein GSN-AS1 Human genes 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 125000002015 acyclic group Chemical group 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は半導体乗算回路に関するものであ
る。
る。
アナログ信号処理を行う場合、多数のアナログ
信号を互いに加算したり、減算する加算回路や減
算回路を必要とする。同様に２個またはそれ以上
のアナログ信号の乗算を行う乗算回路も必要とな
る。例えば、非巡回型フイルタを構成する場合、
遅延された複数個のアナログ信号と該アナログ信
号と対応するアナログ値の重み係数を互いに乗算
し、次にこれらの乗算結果を互いに加算する演
算、いわゆる「畳み込み」演算を行わせる必要が
ある。従来、該非巡回型フイルタを半導体集積回
路で構成する場合、上述の２個のアナログ信号ａ
とｂの演算を行う基本回路として、２個の電界効
果トランジスタ（以後FETと呼ぶ）が用いられ
ていた。ところが、該２個のFETのそれぞれの
サイズ、即ち、チヤネル幅Ｗ／チヤネル長Ｌや閾
値電圧を全く等しくする必要があつた。しかし同
一半導体基板上に、これらを全く等しく作ること
は不可能であつた。その結果、真の乗算結果、即
ち、ａ×ｂを得ることはできず、以下に述べる多
大な不都合な結果を生じた。本発明はこのような
不都合を除去するため、乗算回路の基本構成を１
個のFETで構成する非常に簡単な構造のアナロ
グ信号の乗算回路を提供し、従来の乗算回路のよ
うに、２個のFETのサイズや特性の差によつて
生じた乗算結果の誤差を全く解消したことに特徴
がある。
信号を互いに加算したり、減算する加算回路や減
算回路を必要とする。同様に２個またはそれ以上
のアナログ信号の乗算を行う乗算回路も必要とな
る。例えば、非巡回型フイルタを構成する場合、
遅延された複数個のアナログ信号と該アナログ信
号と対応するアナログ値の重み係数を互いに乗算
し、次にこれらの乗算結果を互いに加算する演
算、いわゆる「畳み込み」演算を行わせる必要が
ある。従来、該非巡回型フイルタを半導体集積回
路で構成する場合、上述の２個のアナログ信号ａ
とｂの演算を行う基本回路として、２個の電界効
果トランジスタ（以後FETと呼ぶ）が用いられ
ていた。ところが、該２個のFETのそれぞれの
サイズ、即ち、チヤネル幅Ｗ／チヤネル長Ｌや閾
値電圧を全く等しくする必要があつた。しかし同
一半導体基板上に、これらを全く等しく作ること
は不可能であつた。その結果、真の乗算結果、即
ち、ａ×ｂを得ることはできず、以下に述べる多
大な不都合な結果を生じた。本発明はこのような
不都合を除去するため、乗算回路の基本構成を１
個のFETで構成する非常に簡単な構造のアナロ
グ信号の乗算回路を提供し、従来の乗算回路のよ
うに、２個のFETのサイズや特性の差によつて
生じた乗算結果の誤差を全く解消したことに特徴
がある。
第１図は２個のFETで構成した従来の４象限
アナログ信号乗算回路である。１，２はMOS構
造のFET（以下MOSTと言う）、３は演算増幅回
路４と抵抗５で構成された電流／電圧変換回路
（以下Ｉ／Ｖ変換回路と呼ぶ）、６はやはり、演算
増幅器７と抵抗８で構成されたＩ／Ｖ変換回路、
９は演算増幅器等で構成された減算回路、１０，
１１，１２，１３，１４は端子である。端子１０
よりMOST１とMOST２のドレイン（またはソ
ース）へ直流電位Vdに重畳したアナログ信号vd、
即ち、Vd＋vdが、端子１１よりMOST１のゲー
トへ直流電位Vgに重畳されたアナログ信号vg、
即ち、Vg＋vgが、端子１２よりMOST２のゲー
トへ直流電位Vgが、端子１３より、演算増幅器
４と７の非反転入力端子へ直流電位Vdがそれぞ
れ印加されている。今、これらの電圧値は前に
MOST１とMOST２の動作範囲が３極管領域で
あるとしたとき、MOST１および２に流れるド
レイン電流I1（矢印１５）とI2（矢印１６）を計算
する。なお１，２はｎチヤネルのMOSTと仮定
する。
アナログ信号乗算回路である。１，２はMOS構
造のFET（以下MOSTと言う）、３は演算増幅回
路４と抵抗５で構成された電流／電圧変換回路
（以下Ｉ／Ｖ変換回路と呼ぶ）、６はやはり、演算
増幅器７と抵抗８で構成されたＩ／Ｖ変換回路、
９は演算増幅器等で構成された減算回路、１０，
１１，１２，１３，１４は端子である。端子１０
よりMOST１とMOST２のドレイン（またはソ
ース）へ直流電位Vdに重畳したアナログ信号vd、
即ち、Vd＋vdが、端子１１よりMOST１のゲー
トへ直流電位Vgに重畳されたアナログ信号vg、
即ち、Vg＋vgが、端子１２よりMOST２のゲー
トへ直流電位Vgが、端子１３より、演算増幅器
４と７の非反転入力端子へ直流電位Vdがそれぞ
れ印加されている。今、これらの電圧値は前に
MOST１とMOST２の動作範囲が３極管領域で
あるとしたとき、MOST１および２に流れるド
レイン電流I1（矢印１５）とI2（矢印１６）を計算
する。なお１，２はｎチヤネルのMOSTと仮定
する。
vdが正の電圧値の場合、I1およびI2はそれぞれ
次のようになる。
次のようになる。
I1＝β1｛（Vg＋vg−Vd−VT1）vd
＋v2 d／２｝ (1)
I2＝β2｛（Vg−vd−VT2）vd
＋v2 d／２｝ (2)
ここでβ1およびβ2はそれぞれ主にMOST１お
よびMOST２のＷ／Ｌやキヤリアの移動度等で
決まる定数、VT1およびVT2はそれぞれMOST１
およびMOST２の閾値電圧である。今抵抗５と
８の抵抗値を１Ωとすれば、Ｉ／Ｖ変換器３およ
び６の出力電圧v1およびv2はそれぞれ v1＝Vd−I1 (3) v2＝Vd−I2 (4) となる。従つて、減算回路のゲインを１とすれば
端子１４より得られる信号電圧v0は v0＝v2−v1＝I1−I2＝β1vgvd −vd 1（β1VT1−β2VT2） ＋vd（Vg−Vd）（β1−β2） ＋v2 d（β1−β2）／２ (5) となる。MOST１と２のＷ／Ｌや特性が全く等
しい場合、即ち、β1＝β2，VT1＝VT2のとき、(5)
式の右辺、第２，３，４項は零となり、出力v0は v0＝β1vgvd 1 (6) となり、第１図に示した従来のアナログ信号乗算
回路が乗算機能を満たすことがわかる。なお(6)式
中、vgの符号は正，負いずれであつてもよい。
よびMOST２のＷ／Ｌやキヤリアの移動度等で
決まる定数、VT1およびVT2はそれぞれMOST１
およびMOST２の閾値電圧である。今抵抗５と
８の抵抗値を１Ωとすれば、Ｉ／Ｖ変換器３およ
び６の出力電圧v1およびv2はそれぞれ v1＝Vd−I1 (3) v2＝Vd−I2 (4) となる。従つて、減算回路のゲインを１とすれば
端子１４より得られる信号電圧v0は v0＝v2−v1＝I1−I2＝β1vgvd −vd 1（β1VT1−β2VT2） ＋vd（Vg−Vd）（β1−β2） ＋v2 d（β1−β2）／２ (5) となる。MOST１と２のＷ／Ｌや特性が全く等
しい場合、即ち、β1＝β2，VT1＝VT2のとき、(5)
式の右辺、第２，３，４項は零となり、出力v0は v0＝β1vgvd 1 (6) となり、第１図に示した従来のアナログ信号乗算
回路が乗算機能を満たすことがわかる。なお(6)式
中、vgの符号は正，負いずれであつてもよい。
次にvd 1の負の値の場合、I1およびI2はそれぞれ
I1＝β1〔｛Vg＋vg−（Vd＋vd 1）
−V′T1｝vd＋v2 d／２〕 (7)
I2＝β2〔｛Vg−（Vd＋vd 1）
−V′T2｝vd＋v2 d／２〕 (8)
で与えられる。この場合MOST１およびMOST
２の閾値電圧はそれぞれV′T1およびV′T2となる。
Ｖ／Ｉ変換回路３および６の出力信号は(7)および
(8)式をそれぞれ(3)および(4)式に代入すれば求ま
る。従つて、端子１４より得られる出力端子v0
は、(5)式と同様に、次のようになる。
２の閾値電圧はそれぞれV′T1およびV′T2となる。
Ｖ／Ｉ変換回路３および６の出力信号は(7)および
(8)式をそれぞれ(3)および(4)式に代入すれば求ま
る。従つて、端子１４より得られる出力端子v0
は、(5)式と同様に、次のようになる。
v0＝β1vgvd−vd（β1V′T1
−β2V′T2）＋vd（Vg−Vd−vd）
（β1−β2）＋v2 d（β1−β2）／２ (a)
今β1＝β2，V′T1＝V′T2とすれば、(a)式の右辺第
２，３，４項は零となり、出力v0は(6)式と同様に
なる。
２，３，４項は零となり、出力v0は(6)式と同様に
なる。
従つてvdが
負の場合も、第１図に示した従来の乗算回路が
アナログ信号の乗算機能を満たすことがわかる。
アナログ信号の乗算機能を満たすことがわかる。
MOST１とMOST２が単体のデバイスの場合
においても、あるいは同一半導体基板上に作成さ
れた場合においても、β1＝β2，VT1＝VT2あるい
はV′T1＝V′T2を得ることはほとんど不可能であ
る。実際に製造されたMOST１およびMOST２
では、サイズの差に起因し、β1とβ2は等しくなら
ず、さらにゲート直下の絶縁膜厚の差、ゲート直
下の半導体基板濃度のばらつき、表面捕獲準位の
密度のばらつき等に起因してVT1とVT2あるいは
V′T1とV′T2は互いに等しくならない。その結果、
従来の乗算回路の出力は実際には(6)式、即ち、v0
＝β1vdvgとはならず、(5)式あるいは(9)式で与えら
れてしまう。即ち、(5)式あるいは(9)式の右辺第
２，３，４項の非線形項が付加され、真のアナロ
グ信号の乗算結果を得ることができなかつた。
においても、あるいは同一半導体基板上に作成さ
れた場合においても、β1＝β2，VT1＝VT2あるい
はV′T1＝V′T2を得ることはほとんど不可能であ
る。実際に製造されたMOST１およびMOST２
では、サイズの差に起因し、β1とβ2は等しくなら
ず、さらにゲート直下の絶縁膜厚の差、ゲート直
下の半導体基板濃度のばらつき、表面捕獲準位の
密度のばらつき等に起因してVT1とVT2あるいは
V′T1とV′T2は互いに等しくならない。その結果、
従来の乗算回路の出力は実際には(6)式、即ち、v0
＝β1vdvgとはならず、(5)式あるいは(9)式で与えら
れてしまう。即ち、(5)式あるいは(9)式の右辺第
２，３，４項の非線形項が付加され、真のアナロ
グ信号の乗算結果を得ることができなかつた。
本発明は従来の乗算回路の欠点、即ち、２個の
MOSTのサイズや特性の違いによつて生じた非
線形項を完全に消去し、真の乗算結果が得られる
４象限アナログ乗算回路を提供するものであつ
て、その基本回路として１個のMOSTを用いる
ことにより、従来の乗算器の欠点を解消するもの
である。
MOSTのサイズや特性の違いによつて生じた非
線形項を完全に消去し、真の乗算結果が得られる
４象限アナログ乗算回路を提供するものであつ
て、その基本回路として１個のMOSTを用いる
ことにより、従来の乗算器の欠点を解消するもの
である。
第２図は１個のMOSTを用いた本発明の４象
限アナログ信号乗算回路を示す回路構成の一例で
ある。２０はMOST、２１は演算増幅器２２と
抵抗２２′より成るＶ／Ｉ変換回路、２３，２４
はサンプルホールド回路等から成る記憶回路、２
５は減算回路２６，２６′，２７，２７′は
MOST等で構成されるアナログ信号のスイツチ、
２８，２９，３０，３１，３２は端子である。端
子２８よりMOST２０のドレン（またはソース）
へ直流電位Vdに重畳されたアナログ信号vdが、
端子２９よりスイツチ２６を介してMOST２０
のゲートへ直流電位Vdに重畳されたアナログ信
号vdが、端子２９よりスイツチ２６を介して
MOST２０のゲートへ直流電位Vgに重畳された
アナログ信号vgが、端子３０よりスイツチ２７を
介しMOST２０のゲートへVgが、端子３１より
演算増幅器２２の非反転入力端子へ該Vdがそれ
ぞれ印加されている。今、前記と同様、これらの
印加電圧が該MOST２０を３極管領域で動作さ
せる範囲内にあるとする。vdが正で、スイツチ２
６が閉じ、スイツチ２７が開いているとき、端子
２８よりMOST２０を介し、抵抗２２′へ流れる
電流I1は I1＝β｛（Vg−vg−Vd−VT）vd ＋v2 d／２｝ (10) で与えられるから、Ｉ／Ｖ変換回路２１の出力電
圧v1は抵抗２２′を１Ωとすれば、 v1＝Vd−I1 (11) となる。この値v1はスイツチ２６′を閉じること
により記憶回路２３に保持される。次にスイツチ
２６が開き、スイツチ２７が閉じると、端子２８
よりMOST２０を介し、抵抗２２′へ流れる電流
I2は I2＝β｛（Vg−Vd−VT）vd ＋v2 d／２｝ (12) となり、Ｉ／Ｖ変換回路２１の出力電圧v2は v2＝Vd−I2 （13） となる。この値v2はスイツチ２７′を閉じれば記
憶回路２４に保持される。従つて、端子３２より
得られる信号電圧v0は減算回路のゲインを１とす
れば、 v0＝βvdvg （14） となり、真の乗算結果が得られる。同様にvdが負
の場合も、端子３２より得られる信号は（14）式
となる。なおvgは正，負いずれの符号も取り得る
ことができるから、第２図は４象限アナログ信号
乗算回路の機能を持つことになる。
限アナログ信号乗算回路を示す回路構成の一例で
ある。２０はMOST、２１は演算増幅器２２と
抵抗２２′より成るＶ／Ｉ変換回路、２３，２４
はサンプルホールド回路等から成る記憶回路、２
５は減算回路２６，２６′，２７，２７′は
MOST等で構成されるアナログ信号のスイツチ、
２８，２９，３０，３１，３２は端子である。端
子２８よりMOST２０のドレン（またはソース）
へ直流電位Vdに重畳されたアナログ信号vdが、
端子２９よりスイツチ２６を介してMOST２０
のゲートへ直流電位Vdに重畳されたアナログ信
号vdが、端子２９よりスイツチ２６を介して
MOST２０のゲートへ直流電位Vgに重畳された
アナログ信号vgが、端子３０よりスイツチ２７を
介しMOST２０のゲートへVgが、端子３１より
演算増幅器２２の非反転入力端子へ該Vdがそれ
ぞれ印加されている。今、前記と同様、これらの
印加電圧が該MOST２０を３極管領域で動作さ
せる範囲内にあるとする。vdが正で、スイツチ２
６が閉じ、スイツチ２７が開いているとき、端子
２８よりMOST２０を介し、抵抗２２′へ流れる
電流I1は I1＝β｛（Vg−vg−Vd−VT）vd ＋v2 d／２｝ (10) で与えられるから、Ｉ／Ｖ変換回路２１の出力電
圧v1は抵抗２２′を１Ωとすれば、 v1＝Vd−I1 (11) となる。この値v1はスイツチ２６′を閉じること
により記憶回路２３に保持される。次にスイツチ
２６が開き、スイツチ２７が閉じると、端子２８
よりMOST２０を介し、抵抗２２′へ流れる電流
I2は I2＝β｛（Vg−Vd−VT）vd ＋v2 d／２｝ (12) となり、Ｉ／Ｖ変換回路２１の出力電圧v2は v2＝Vd−I2 （13） となる。この値v2はスイツチ２７′を閉じれば記
憶回路２４に保持される。従つて、端子３２より
得られる信号電圧v0は減算回路のゲインを１とす
れば、 v0＝βvdvg （14） となり、真の乗算結果が得られる。同様にvdが負
の場合も、端子３２より得られる信号は（14）式
となる。なおvgは正，負いずれの符号も取り得る
ことができるから、第２図は４象限アナログ信号
乗算回路の機能を持つことになる。
なお第２図において、Ｉ／Ｖ変換回路の出力端
子と減算回路をスイツチ２７′を介して直接接続
すれば記憶素子２４を省くことができる。
子と減算回路をスイツチ２７′を介して直接接続
すれば記憶素子２４を省くことができる。
従つて、前記(11)式で示したv1は記憶回路２３に
保持されているから、（13）式で示した出力v2が
Ｉ／Ｖ変換回路の出力として与えられている期間
にスイツチ２７′を閉じれば、減算回路により、
（14）式で与えられる乗算結果v0を得ることがで
きる。
保持されているから、（13）式で示した出力v2が
Ｉ／Ｖ変換回路の出力として与えられている期間
にスイツチ２７′を閉じれば、減算回路により、
（14）式で与えられる乗算結果v0を得ることがで
きる。
本発明のアナログ信号乗算回路の基本構成は１
個のMOSTで構成されるから、従来の乗算回路
のように、２個のMOSTのサイズや特性のばら
つきに起因して生ずる乗算結果の非線形誤差を全
く生ずることがない。即ち、(10)式、(12)式にある比
例定数βや閾値電圧VTは共に同一デバイスのも
のであるから、減算回路２５により完全にキヤン
セルされ、演算結果は真の乗算結果であり、従来
の乗算回路のように非線形項は全く含まない。
個のMOSTで構成されるから、従来の乗算回路
のように、２個のMOSTのサイズや特性のばら
つきに起因して生ずる乗算結果の非線形誤差を全
く生ずることがない。即ち、(10)式、(12)式にある比
例定数βや閾値電圧VTは共に同一デバイスのも
のであるから、減算回路２５により完全にキヤン
セルされ、演算結果は真の乗算結果であり、従来
の乗算回路のように非線形項は全く含まない。
従来の乗算回路ではβ1とβ2をできるだけ等しく
するために、マスクの精度は高めなくてはならな
かつたが、本発明の乗算回路は１個のMOSTを
用いているから、マスク精度を高める必要は全く
ない。即ち、マスクを安価に作ることができる。
さらに、本発明によれば、従来の乗算回路のβ1と
β2やVT1とVT2あるいはV′T1とV′T2のようにデバイ
ス製造条件に依存する要素がなから、デバイス間
のバラツキに依存する誤差を生じない上、歩留り
も向上する。
するために、マスクの精度は高めなくてはならな
かつたが、本発明の乗算回路は１個のMOSTを
用いているから、マスク精度を高める必要は全く
ない。即ち、マスクを安価に作ることができる。
さらに、本発明によれば、従来の乗算回路のβ1と
β2やVT1とVT2あるいはV′T1とV′T2のようにデバイ
ス製造条件に依存する要素がなから、デバイス間
のバラツキに依存する誤差を生じない上、歩留り
も向上する。
第３図は本発明の一応用例で、MOSTの数を
複数個に拡張したものである。４０，５０は
MOST２０と全く同一のMOST、４１，４２，
５１，５２は端子である。なお第２図と同一機能
の素子は同一番号で示されている。端子２８，４
１，５１にそれぞれ直流電圧Vdに重畳したアナ
ログ信号vd1，vdk（ｋ＝１，Ｎ）VdNを、端子２
９，４２，５２にそれぞれ直流電位Vgに重畳し
たアナログ信号vg1，vgk（ｋ＝１，Ｎ），vgNを印
加する。スイツチ２６，２６′が閉じ、スイツチ
２７，２７′が開いているときの記憶回路２３の
出力信号と、スイツチ２６，２６′が開き、スイ
ツチ２７，２７′が閉じているときの記憶回路２
４の出力信号の差は端子３２より得られ、次式の
ように書ける。
複数個に拡張したものである。４０，５０は
MOST２０と全く同一のMOST、４１，４２，
５１，５２は端子である。なお第２図と同一機能
の素子は同一番号で示されている。端子２８，４
１，５１にそれぞれ直流電圧Vdに重畳したアナ
ログ信号vd1，vdk（ｋ＝１，Ｎ）VdNを、端子２
９，４２，５２にそれぞれ直流電位Vgに重畳し
たアナログ信号vg1，vgk（ｋ＝１，Ｎ），vgNを印
加する。スイツチ２６，２６′が閉じ、スイツチ
２７，２７′が開いているときの記憶回路２３の
出力信号と、スイツチ２６，２６′が開き、スイ
ツチ２７，２７′が閉じているときの記憶回路２
４の出力信号の差は端子３２より得られ、次式の
ように書ける。
v0＝βN
〓k=1
vdkvgh （15）
このように、第３図では多数のアナログペア、
vdkとvgk（ｋ＝１，２，…Ｎ）の乗算とそれらの
乗算結果の和を演算することが可能である。
vdkとvgk（ｋ＝１，２，…Ｎ）の乗算とそれらの
乗算結果の和を演算することが可能である。
以上の説明ではアナログ信号の乗算回路として
MOSTを用いて説明したが正常な動作を行われ
るならば、MOSTに限らずジヤンクシヨン型
FET（JFET）を用いてもかまわない。また一例
として、ｎチヤネルのFETを用いたがｐチヤネ
ルのFETであつてもさしつかえないし、さらに
FETはエンハンスメント型あるいはデプリーシ
ヨン型のいずれのタイプであつてもかまわない。
さらに本発明の乗算回路はFET，Ｖ／Ｉ変換回
路、減算回路が独立の素子で構成されても、ある
いは同一半導体基板上に集積化されてもかまわな
い。
MOSTを用いて説明したが正常な動作を行われ
るならば、MOSTに限らずジヤンクシヨン型
FET（JFET）を用いてもかまわない。また一例
として、ｎチヤネルのFETを用いたがｐチヤネ
ルのFETであつてもさしつかえないし、さらに
FETはエンハンスメント型あるいはデプリーシ
ヨン型のいずれのタイプであつてもかまわない。
さらに本発明の乗算回路はFET，Ｖ／Ｉ変換回
路、減算回路が独立の素子で構成されても、ある
いは同一半導体基板上に集積化されてもかまわな
い。
第１図は従来のアナログ信号乗算回路を説明す
るための図である。第２図は本発明の４象限アナ
ログ信号乗算回路で、その基本構成は１個の
FETで構成されている。第３図は本発明の一応
用例を示したもので、多数のアナログ信号ペアの
乗算機能とこれらの乗算結果を加算する機能を付
加したものである。第１，２，３図において、
１，２，２０，４０，５０はFET、３，６，２
１は電流／電圧変換器、２３，２４はサンプルホ
ールド回路、９，２５は減算回路、４，７，２２
は演算増幅器、５，８，２２′は抵抗、２６，２
６′，２７，２７′はFET等を用いたスイツチで
ある。
るための図である。第２図は本発明の４象限アナ
ログ信号乗算回路で、その基本構成は１個の
FETで構成されている。第３図は本発明の一応
用例を示したもので、多数のアナログ信号ペアの
乗算機能とこれらの乗算結果を加算する機能を付
加したものである。第１，２，３図において、
１，２，２０，４０，５０はFET、３，６，２
１は電流／電圧変換器、２３，２４はサンプルホ
ールド回路、９，２５は減算回路、４，７，２２
は演算増幅器、５，８，２２′は抵抗、２６，２
６′，２７，２７′はFET等を用いたスイツチで
ある。
Claims (1)
- １ 電界効果トランジスタのゲートが第１のスイ
ツチ、第２のスイツチを介し、それぞれ第１の入
力端子、第２の入力端子に接続され、前記電界効
果トランジスタの一方の拡散層が第３の入力端子
に接続されていると共に、他方の拡散層が演算増
幅器と抵抗等で構成された電流・電圧変換回路の
反転入力端子に接続され、該電流・電圧変換回路
の非反転入力端子が第４の入力端子と接続され、
該電流・電圧変換回路の出力端子が第３および第
４のスイツチにそれぞれ接続され、該第２および
第３のスイツチのいずれか一方が記憶回路を介し
て減算器の一方の入力端に接続されていると共
に、前記スイツチの他方が直接もしくは記憶回路
を介して前記減算回路の他方の入力端に接続され
ていることを特徴とする４象限半導体乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP117480A JPS5699570A (en) | 1980-01-09 | 1980-01-09 | Four-quadrant semiconductor multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP117480A JPS5699570A (en) | 1980-01-09 | 1980-01-09 | Four-quadrant semiconductor multiplying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5699570A JPS5699570A (en) | 1981-08-10 |
| JPS6346474B2 true JPS6346474B2 (ja) | 1988-09-14 |
Family
ID=11494065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP117480A Granted JPS5699570A (en) | 1980-01-09 | 1980-01-09 | Four-quadrant semiconductor multiplying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5699570A (ja) |
-
1980
- 1980-01-09 JP JP117480A patent/JPS5699570A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5699570A (en) | 1981-08-10 |
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