JPH0447810A

JPH0447810A - 論理レベル変換回路

Info

Publication number: JPH0447810A
Application number: JP2156679A
Authority: JP
Inventors: Kunihiko Azuma; 邦彦東
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1992-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、論理レベル変換回路に関し、特に、相補型Ｍ
ＯＳトランジスタ論理回路の論理レベルから、バイポー
ラトランジスタによるエミッタ結合論理回路の論理レベ
ルへ変換するレベル変換回路に関する。

［従来の技術］相補型ＭＯＳトランジスタ論理回路の論理レベルからバ
イポーラトランジスタによるエミッタ結合型論理回路の
論理レベルへ変換するレベル変換回路（以下、ＭＯＳ−
ＥＣＬレベル変換回路と略す）の従来例を第３図に示す
。同図において、ＧＮＤは接地端子、ｖＤＤは電源端子
、ＩＣ８は定電流源、０ｕｔｌ　、０ｕｔ２はそれぞれ
第１、第２の出力端子、Ｑｌ、Ｑ２は、ｎチャネルＭＯ
Ｓトランジスタ（以下、ｎＭＯＳと記す）、Ｖλはリフ
ァレンス電圧源である。

第３図に示されるように、第１のｎＭＯ３Ｑ１のゲート
は入力端子Ｉｎに接続され、第１のｎＭＯＳのソースは
第２のｎ　Ｍ　ＯＳ　Ｑ　２のソースとともに定電流源
ＩＣ９に共通に接続される。第１のｎＭＯ８ＱＩおよび
第２のｎＭＯ８Ｑ２のドレインは、それぞれ抵抗Ｒ３、
Ｒ４を介して電源端子■ＤＤに接続されるとともに、そ
れぞれ第１、第２の出力端子０ｕｔ１．○ｕｔ２に接続
される。第１のｎＭＯ８ＱＩと第２のｎＭＯｓＱ２との
バックゲートはそれぞれ接地端子ＧＮＤに接続される。

第２のｎＭＯ３Ｑ２のゲートはリファレンス電圧源Ｖａ
に接続される。

次に、第３図に示す従来例回路の動作について説明する
。第１の抵抗Ｒ３、第２の抵抗Ｒ４、第１のｎＭＯ３Ｑ
１、第２のｎＭＯ８Ｑ２及び定電流源■。Ｓにより差動
増幅回路が構成されており、入力端子Ｉｎに与えられる
電圧と、リファレンス電圧源ＶＲの電圧との差電圧に応
じて、第１の出力端子○ｕｔｌと第２の出力端子０ｕｔ
２に現れる電圧が変化する。この電圧は、定電流源Ｉｃ
ｓの出力電流をＩｏ、第１の抵抗Ｒ３および第２の抵抗
Ｒ４の抵抗値をＲＯ１電源端子ＶＤＤに与えれる電源電
圧をＶＣｌｔｌとすれば、ｖｎｏ−Ｒｏ−ＩｏとｖＤＤ
の間の値をとる。ここで、第１の出力端子０ｕｔｌ、第
２の出力端子０ｕｔ２の出力電圧の振幅はＲｏと工０の
積で決定されるので、これらの値を適当に選ぶことによ
り、入力端子Ｉｎに与えられるＭＯ８論理レベル入力（
０〜５Ｖ）をＥＣＬ論理レベルに変換して第１の出力端
子０ｕｔｌおよび第２の出力端子０ｕｔ２に出力させる
ことができる。

［発明が解決しようとする課題］この従来のＭＯＳ−ＥＣＬレベル変換回路には第３図に
破線で示されるように第１乃至第３のコンデンサ０１〜
Ｃ３が寄生容量として付く、ここで、第１のコンデンサ
Ｃ１、第２のコンデンサＣ２はそれぞれ第１の抵抗Ｒ３
、第１のｎＭＯｓＱｌのドレインおよび第２の抵抗Ｒ４
、第２のｎＭＯ８Ｑ２のドレインが有する寄生容量であ
り、第３のコンデンサＣ３は、第１のｎＭＯｓＱｌが有
するゲート−ドレイン間のオーバーラツプ容量である。

第４図は、第３図に示されたＭＯＳ−ＥＣＬレベル変換
回路の各部の動作波形を示したものである。波形（ａ）
は、入力端子Ｉｎに与えられるＭＯ８論理レベルの入力
であり、波形（ｂ）および波形（ｃ）は、それぞれ第１
、第２の出力端子０ｕｔｌ　、０ｕｔ２に出力されるＥ
ＣＬレベルの出力波形を示す、第３のコンデンサＣ３が
存在するために、第２の出力端子○ｕｔ２に出力される
波形（Ｃ）には、入力端子Ｉｎに入力される波形（ａ）
の微分波形パルスが重畳される。その結果、第１の出力
端子０ｕｔｌおよび第２の出力端子０ｕｔ２に出力され
る波形の立上り、立下りのタイミングが微妙にずれ、そ
のため回路動作周波数がこのタイミングのずれにより限
定されてしまうことになる。

また、第２の出力端子Ｏｕｔの出力にはヒゲ状のパルス
が重畳されるので、オーバーシュート、アンダーシュー
トや歪み等が問題となるＤ／Ａコンバータの電流スイッ
チ等の回路にドライブ信号として直接与えることができ
ない、このような用途においては、第１の出力端子０ｕ
ｔｌ、第２の出力端子０ｕｔ２の出力を一度緩衝増幅回
路を介して波形整形した後供給する必要があるため、部
品点数の増加と、消費電流の増加がもたらされる。

さらに、第１、第２のコンデンサが存在しているため、
出力信号の立上り、立下りに応じて充放電電流が流れ、
そのため、電源端子ＶＤＤにはスパイク状の電流が流れ
る。特に高速動作を行わせる用途においては、電源端子
■ＤＤに接続される布線インピーダンスを下げるために
、配線幅を太くしなければならないのでレイアウト上の
制約が大きくなる。

［課題を解決するための手段］本発明の論理レベル変換回路は、接地端子側に第１、第
２の定電流源を、また、第１の電源側に第３、第４の定
電流源を設け、第１の定電流源と第４の定電流源との間
にゲートが入力端子に接続された第１のｎＭＯｓを接続
し、第２の定電流源と第３の定電流源との間にゲートが
入力端子に接続された第１のｐＭＯｓを接続し、第１の
定電流源と第３の定電流源との間に第２のｎＭＯｓと第
２のｐＭＯｓとからなる直列回路を接続し、第２の定電
流源と第４の定電流源との間に第３のｎＭｏ５と第３の
ｐＭＯｓとからなる直列回路を接続し、第２のｎＭＯｓ
のドレインと第２の９ＭＯ３のドレインとを共通に第１
切出力端子に接続し、第３のｎＭＯｓのドレインと第３
の９ＭＯ３のドレインとを共通に第２の出力端子に接続
し、第１の出力端子と第２の電源との間に第１の抵抗を
接続し、第２の出力端子と第２の電源との間に第２の抵
抗を接続したものであって、第２のｎＭＯｓと第３のｎ
ＭＯｓとは、それぞれ第１のｎＭＯｓと逆相、同相に動
作し、第２の９ＭＯ３と第３のｐＭＯｓとはそれぞれ第
１のｐＭＯｓと逆相、同相に動作するようにそれぞれの
ゲート電位がコントロールされる。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す回路図である。同図
において、Ｃ８１、Ｃ８２はそれぞれ定電流源信号入力
端子、ＩｎはＭＯＳ乃至ＣＭＯＳ論理レベルの信号が入
力される入力端子、ＧＮＤは接地端子、ＶＤＤは電源端
子、■８は例えばＶＤＤ／２の電圧が与えられるバイア
ス入力端子、０ｕｔ１．０ｕｔ２は、それぞれＥＣＬ論
理レベルの非反転、反転出力信号が出力される第１、第
２の出力端子である。

ｎＭＯ３Ｑｎ４、Ｑｎ５およびＱｎ６により第１の電流
ミラー回路が構成されており、またｐＭ０３Ｑｐ４、Ｑ
ｐ５およびＱｐ６により第２の電流ミラー回路が構成さ
れている。

第２の定電流源信号入力端子ＣＳＩに入力される電流と
等しい電流がｎＭＯｓＱｎ５とＱｎ６とにそれぞれ流れ
、第２の定電流源信号入力端子Ｃ８２に入力される電流
と等しい電流がｐＭＯｓＱｐ５とＱｐ６とにそれぞれ流
れる。入力端子Ｃ８１とＣ３２には等しい電流値の電流
（極性は逆）が入力される。

ｎＭＯｓＱｎ５のドレインはｎＭＯｓＱｎ　１、Ｑｎ２
からなる差動回路に定電流を供給する。ｐＭＯＳＱｐ５
のドレインはｐＭＯ３Ｑｐ　１　、Ｑｐ２からなる差動
回路に定電流を供給する。定電流トランジスタＱｎ６と
Ｑｐ６との間にはｎＭＯｓＱｎ３とｐＭＯ３Ｑｆ）３の
直列回路が接続され、また、Ｑｐ６のドレインはｎＭＯ
ｓＱｎ　１のドレインと接続され、Ｑｎ６のドレインは
ｐＭＯｓＱｐｌのドレインと接続されている。ｎＭＯｓ
Ｑｎ２とｐＭＯ８Ｑｐ２のゲートはバイアス入力端子Ｖ
Ｂに、また、それらのトランジスタのドレインは第１の
出力端子０ｕｔｌに接続されている。ｎＭＯ５Ｑｎ３と
ｐＭＯＳＱＰ３（７）ゲートはバイア２入力端子ＶＢに
接続され、また、それらのトランジスタのドレインは第
２の出力端子０ｕｔ２に接続されている。バイアス入力
端子ＶＢと第１、第２の出力端子との間にはそれぞれ第
１、第２の抵抗Ｒ１、Ｒ２が接続されている。

次に、本実施例回路の動作について説明する。

入力端子Ｉｎに論理レベルの“Ｈ”が与えられると、ｎ
ＭＯｓＱｎ　１が導通状態となり、ｐＭＯｓＱｐｌが遮
断状態となる。ｎＭＯｓＱｎｌが導通して、ｎ　Ｍ　Ｏ
Ｓ　Ｑ　ｎ　５とｐＭＯ３Ｑｐ６との定電流はほとんど
ｎＭＯｓＱｎｌに流れるため、ｎＭＯｓＱｎ２とｐ　Ｍ
　ＯＳ　Ｑ　ｐ　３とには電流は流れない、しかし、ｎ
ＭＯｓＱｎ３は導通状態にあるため、Ｑｎ３は抵抗Ｒ２
を介して電流を吸い込む。

一方、ｐＭＯ３Ｑｐ　１が遮断状態となったことにより
、ｐ　Ｍ　ＯＳ　Ｑ　ｐ　５を流れる定電流はｐＭＯ８
Ｑｐ２を介して流れることになるが、この電流は抵抗Ｒ
１を介してバイアス入力端子ＶＢに流れ込む。したがっ
て、各定電流源の定電流を■０、抵抗Ｒ１、Ｒ２の抵抗
値をＲ、バイアス入力端子に与えられる電圧をＶＢとす
れば、第１、第２の出力端子にあられれる出力０ｕｔｌ
　、０ｕｔ２はそれぞれ次式で与えられる。

０ｕｔｌ　＝ＶＢ　＋　Ｉ　ｏ　ＲＯｕｔ２　＝ＶＢ　−Ｉ　ｏ　Ｒ次に、入力端子Ｉｎに論理レベル″Ｌ”が与えられと、
ｐＭＯｓＱｐｌが導通し、ｎＭＯｓＱｎ１が遮断状態と
なる。その結果、ｎＭＯｓＱｎ２は、バイアス入力端子
Ｖ１１から抵抗Ｒ１を介して電流を吸い込むようになり
、また、ｐＭＯ８Ｑｐ３は抵抗Ｒ２を介してバイアス入
力端子ＶＢに電流を流し込むようになる。従って、この
とき、第１、第２の出力端子の出力０ｕｔｌ　、０ｕｔ
２は、それぞれＶＢ　　　Ｉ　ｏＲ，ＶＢ　＋　Ｉ　ｏ
Ｒとなる。

従って、バイアス電圧ＶＢ、定電流値工ｏ、抵抗値Ｒを
適切に設定すれば、各出力端子からＥＣＬ論理レベルの
信号を得ることができる。

本実施例回路では、出力信号がゲート接地のトランジス
タを介して得られるので、入力′Ｉ・ランジスタのゲー
ト−ドレイン間寄生容量によって出力信号に“ヒゲ″が
重畳されることがなくなり、２つの出力信号を対称の波
形のものとすることができる。またこの変換回路では電
源側にも定電流源が挿入されているので、電源側にスパ
イク状の電流が流れることがなくなる。

第２図は、本発明の他の実施例を示す回路図である。同
図において、第１図の実施例の部分と同等の部分には同
一の記号が付されているので重複する説明は省略する。

本実施例の先の実施例と相違する点は、ｎＭＯｓＱｎ２
とｐＭＯｓＱｐ２のゲートがｎＭＯｓＱｎ３とｐＭＯ３
ＱＰ３との共通ドレイン接続点に接続され、ｎ　Ｍ　Ｏ
Ｓ　Ｑ　ｎ　３とｐＭＯ３Ｑｐ３のゲートがｎＭＯｓＱ
ｎ２とＰＭＯ３Ｑｐ２との共通ドレイン接続点に接続さ
れていることである。

動作は先の実施例を同様であるが、本実施例では上記構
成によりｎＭＯｓＱｎ２、Ｑｎ３のうちの一方のトラン
ジスタを、またｐＭＯ３Ｑｐ２、Ｑｐ３のうち一方のト
ランジスタを完全に遮断状態とすることができる。

［発明の効果コ以上説明したように、本発明によれば、電源側および接
地側の双方に定電流源回路が挿入されているので、電源
および接地に流れる電流の変動を小さくすることができ
る。従って、本発明によれば、電源、接地ラインの配線
幅を太くすることなく、電源、接地ラインにおけるノイ
ズを抑制して高速動作を達成することができる。また、
本発明は、ＭＯ８論理レベル入力が加えられるＭＯＳト
ランジスタのドレインから直接出力を得るものではない
ので、本発明によれば、入力信号波形の立上りおよび立
下り時に出力信号に“ヒゲが重畳することがなくなる。

したがって、本発明によれば、出力波形の品質を向上さ
せることができ、また、相補出力同士のタイミングずれ
を防止することができる。

【図面の簡単な説明】

第１図、第２図は、それぞれ本発明の実施例を示す回路
図、第３図は、従来例の回路図、第４図は、第３図の回
路の動作波形図である。ＣＳＩ、ＣＳ２・・・定電流源信号入力端子、　ＧＮＤ
・・・接地端子、　Ｉｎ・・・入力端子、　０ｕｔｌ・
・・第１の出力端子（またはその出力電圧）、　０ｕｔ
２・・・第２の出力端子（またはその出力電圧）、Ｑｌ
、Ｑ２、Ｑｎ１〜Ｑｎ６・・・ｎチャネルＭＯＳトラン
ジスタ、　Ｑｐｌ〜Ｑｐ６・・・ｐチャネルＭＯＳトラ
ンジスタ、　■８・・・バイアス入力端子（またはバイ
アス電圧）、　ＶＤＤ・・・電源端子（または電源電圧
）。

Claims

【特許請求の範囲】

（１）一端が接地され互いに出力電流値が等しい第１、
第２の定電流源と、一端が第１の電源に接続され、前記
第１、第２の定電流源の出力電流値とそれぞれ等しい出
力電流値の第３、第４の定電流源と、ゲートが入力端子
に接続されソースが前記第１の定電流源に接続されドレ
インが前記第４の定電流源に接続された第１のｎチャネ
ルＭＯＳトランジスタと、ゲートが前記入力端子に接続
されソースが前記第３の定電流源に接続されドレインが
前記第２の定電流源に接続された第１のｐチャネルＭＯ
Ｓトランジスタと、ソースが前記第１の定電流源に接続
されドレインが第１の出力端子に接続された第２のｎチ
ャネルＭＯＳトランジスタと、ソースが前記第３の定電
流源に接続されドレインが前記第１の出力端子に接続さ
れた第２のｐチャネルＭＯＳトランジスタと、ソースが
前記第２の定電流源に接続されドレインが第２の出力端
子に接続された第３のｎチャネルＭＯＳトランジスタと
、ソースが前記第４の定電流源に接続されドレインが前
記第２の出力端子に接続された第３のｐチャネルＭＯＳ
トランジスタと、一端が第２の電源に接続され他端が前
記第１の出力端子に接続された第１の抵抗器と、一端が
前記第２の電源に接続され他端が前記第２の出力端子に
接続された第２の抵抗器とを具備し、前記第２のｎチャ
ネルＭＯＳトランジスタのゲートおよび前記第２のｐチ
ャネルＭＯＳトランジスタのゲート並びに前記第３のｎ
チャネルＭＯＳトランジスタのゲートおよび前記第３の
ｐチャネルＭＯＳトランジスタのゲートには、前記入力
端子に入力される信号のハイレベルとローレベルの信号
の中間値付近の電位が与えられている論理レベル変換回
路。
（２）一端が接地され互いに出力電流値が等しい第１、
第２の定電流源と、一端が第１の電源に接続され、前記
第１、第２の定電流源の出力電流値とそれぞれ等しい出
力電流値の第３、第４の定電流源と、ゲートが入力端子
に接続されソースが前記第１の定電流源に接続されドレ
インが前記第４の定電流源に接続された第１のｎチャネ
ルＭＯＳトランジスタと、ゲートが前記入力端子に接続
されソースが前記第３の定電流源に接続されドレインが
前記第２の定電流源に接続された第１のｐチャネルＭＯ
Ｓトランジスタと、ソースが前記第１の定電流源に接続
されドレインが第１の出力端子に接続された第２のｎチ
ャネルＭＯＳトランジスタと、ソースが前記第３の定電
流源に接続されドレインが前記第１の出力端子に接続さ
れた第２のｐチャネルＭＯＳトランジスタと、ソースが
前記第２の定電流源に接続されドレインが第２の出力端
子に接続された第３のｎチャネルＭＯＳトランジスタと
、ソースが前記第４の定電流源に接続されドレインが前
記第２の出力端子に接続された第３のｐチャネルＭＯＳ
トランジスタと、一端が第２の電源に接続され他端が前
記第１の出力端子に接続された第１の抵抗器と、一端が
前記第２の電源に接続され他端が前記第２の出力端子に
接続された第２の抵抗器とを具備し、前記第２のｎチャ
ネルＭＯＳトランジスタのゲートおよび前記第２のｐチ
ャネルＭＯＳトランジスタのゲートには、前記入力端子
に与えられる入力信号と逆相の信号が与えられ、前記第
３のｎチャネルＭＯＳトランジスタのゲートおよび前記
第３のｐチャネルＭＯＳトランジスタのゲートには、前
記入力端子に与えられる入力信号と同相の信号が与えら
れている論理レベル変換回路。