JPH0447325B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 入力するクロツクを、比較器に入力し、出力を
ｎビツトのシフトレジスタ及び、クリア回路に入
力し、ｎビツトのシフトレジスタのｎビツトの出
力にアンド回路を設け、該比較器の出力がクロツ
クの１周期断になつた時該クリア回路にて該ｎビ
ツトのシフトレジスタをクリアすることでアンド
回路の出力を０レベルとして断を検出し又遅延回
路にて遅延させて該ｎビツトのシフトレジスタの
クロツク端子に入力し、クロツクが断になつてい
る状態で雑音が入力した時、インパルス性雑音の
パルス幅より遅延回路の遅延量を多くしてｎビツ
トのシフトレジスタには取り込まないようにし、
又遅延量より大きいパルス幅の雑音がｎ−１ビツ
ト入力しても、ｎビツトのシフトレジスタのｎビ
ツドの出力を全部１レベルにすることをなくし、
雑音によりアンド回路の出力を１レベルにする誤
動作を起こすことをなくしたものである。

〔産業上の利用分野〕

本発明は、デイジタル同期網通信システムにお
けるクロツクを受信する受信装置等のクロツク断
検出路の改良に関する。

デイジタル同期網においては、クロツクは親局
より子局に送つている。

子局では、クロツク受信装置でクロツクを受信
すると共にクロツク断検出回路にてクロツク断を
検出しているが、クロツクが断になつている時、
クロツクを送つてくる回線等の雑音によりクロツ
クが送られてこないにも関わらず、送つてきたも
のとして誤動作しないことが望ましい。

〔従来の技術〕

以下従来例を図を用いて説明する。

第４図は従来例のクロツク断検出回路の回路図
である。

第４図では、入力するクロツクはトランス１０
を通り比較例１１に入力する。

比較例１１では、参照電圧として、出力をノツ
ト回路１２，１３にて夫々反転し、ノツト回路１
３の出力電圧を抵抗Ｒ２，Ｒ３にて分圧した電圧
を供給し、ヒステリシス特性をもたせ、入力する
クロツクレベルが任意のレベル（例えば1V程度）
より大きい場合は出力を１レベルとし、任意のレ
ベル以下になつた時はクロツク断と認定し、出力
を０レベルとして、クロツク断を検出していた。

〔発明が解決しようとする問題点〕

しかしながら、上記のクロツク断検出回路で
は、クロツクが断になつているにも関わらず、ク
ロツク断と認定するレベル以上の雑音が入力する
と出力より１レベルを出力しクロツク断検出回路
が誤動作する問題点がある。

〔問題を解決するための手段〕

上記問題点は、第１図の原理ブロツク図に示す
如く、入力するクロツクを、参照電圧と比較する
比較器１に入力し、出力をｎビツトのシフトレン
ジスタ２及び、 該比較器１の出力が少なくともクロツクの１周
期断になつた時刻ｎビツトのシフトレンジスタ２
をクリアするクリア回路３に入力すると共に、 遅延回路４にて遅延させてｎビツトのシフトレ
ンジスタ２のクロツク端子に入力し、該ｎビツト
のシフトレンジスタ２のｎ個を出力を論理積回路
５に入力し、該論理積回路５の出力にてクロツク
断を検出するようにした本発明のクロツク断検出
回路により解決される。

〔作用〕

本発明では入力するクロツクを比較器１に入力
し、通常の場合は１レベルのクロツクパルスとし
て出力させ、このパルスをｎビツトのシフトレジ
スタ２に入力し、又このパルスを遅延回路４にて
僅か遅延させたパルスを該ｎビツトのシフトレジ
スタ２のクロツクとして入力し、入力するクロツ
クがｎ個連続した時、該ｎビツトのシフトレジス
タ２のｎ個の出力を全部１レベルとすることで、
論理積回路５の出力を１レベルとし、クロツクが
正常に受信されていることを示している。

入力するクロツクが、クロツク断と認定するレ
ベル以下即ち断となると、比較器１の出力は０レ
ベルとなり、ｎビツトのシフトレジスタ２のシフ
トは停まる。

しかし、この０レベルがクロツクパルスの１周
期以上になると、クリア回路３にて該ｎビツトの
シフトレジスタ２はクリアされ、論理積回路５の
出力は０レベルとなりクロツク断を検出する。

この断を検出している時、クロツク断と認定す
るレベル以上の雑音が比較器１に入力すると、比
較器１より１レベルのパルスを出力し、ｎビツト
のシフトレジスタ２に入力する。

しかし雑音の如く、パルス幅が遅延回路４の遅
延量より小さい場合は、ｎビツトのシフトレジス
タ２ではこのパルスは取り込めずシフトせず、従
つて何パルスきても論理積回路５の出力は０レベ
ルの侭である。

クロツクパルスのパルス幅が遅延回路４の遅延
量より大きいパルス幅の雑音が入力したとする
と、この場合はｎ個連続してこなければ、ｎビツ
トのシフトレジスタ２のｎ個の出力が全部１レベ
ルとはならず、仮にｎ個連続してもクロツクパル
スの周期もり僅かに大きい空き時間があるとｎビ
ツトのシフトレジスタ２はクリア回路３によりク
リアされるので、雑音が入力してもクロツクが入
力したとして誤動作することはない。

〔実施例〕

以下本発明の１実施例に付き図に従つて説明す
る。

第２図は本発明の実施例のクロツク断検出回路
のブロツク図、第３図は第２図の各部の波形のタ
イムチヤートで、Ｘ，Ａ〜Ｊは第２図のｘ，ａ〜
ｊ点に対応している。

第２図の上段は従来例の回路の出力にアンド回
路１４を設けたものであり、アンド回路１４には
通常の場合は上段の回路及び本発明の実施例でも
ある下段の回路より１レベルが入力しており、ク
ロツクが断になると、上段及び下段の回路より０
レベルが入力し、出力は０レベルとなりクロツク
断を検出するものである。

このクロツク断時、雑音が入力してきた時は、
上段の回路では、先に説明した如く１レベルを出
力し誤動作をすることがあるが、この回路では雑
音が入力しても下段の回路より０レベルを出力す
ることで、アンド回路１４の出力を０レベルの侭
として誤動作しないようにしている。

この下段の回路につき以下説明する。

単安定マルチバイブレータ（以下MBと称す）
７はクロツクパルスの周期ｔの1/2より僅か広い
パルス幅である0.7tのパルス幅のパルスを出力
し、比較器１の出力をシフトレジスタ２のクロツ
クとして使用する場合入力のパルス幅が小さくな
つても、通常のパルス幅を確保するものである。

MB３−１はクロツクパルスの周期ｔより僅か
広いパルス幅である1.5tのパルス幅のパルスを出
力するもの（第１図ではクリア回路３）であり、
このMB３−１に1.5tの間パルスが入力しない即
ちクロツク断の時、シフトレジスタ２をクリアす
るものである。

MB８は、電源オン時クリアされ、40クロツク
パルス分のパルス幅のパルスを出力するもので、
これはクロツクパルスが40パルス分位抜けても又
正常なクロツクが送られてくる時は、アラームを
出力しないようにする保護回路である。

尚MB３−１，７，８の入力端子Ａ，Ｂの内部
は、MB８に示す如く、Ａ側はノツト回路を経て
アンド回路に、Ｂ側はその侭アンド回路に入力し
アンド回路の出力が１の時MBは動作するように
なつている。

シフトレジスタ２は８ビツトのシフトレジスタ
としてであり、５′はナンド回路である。

今正常なクロツクが入力していて断となつた場
合を第３図の左側のａの波形を用いて説明する。

比較器１にＸに示す如くクロツクが連続して入
力し断となると、比較器１の出力はＡに示す如
く、参考電圧Vrefより大きい所は１レベルであ
るパルスが出力される。

このパルスはシフトレジスタ２に入力し、又オ
ア回路６、遅延回路４−１，４−２を経てシフト
レジスタ２のクロツクとして入力する。

この場合、遅延回路４−１のＢに示す如き出力
は、MB７に入力し、この出力よりは、0.7t幅の
Ｃに示す如きパルスが出力され、オア回路６に
て、比較器１の出力のＡに示すパルスとのオアが
とられ、Ｄに示す如きパルスとなり、遅延回路４
−１，４−２を経て遅延され、Ｆに示す如きパル
スとなりシフトレジスタ２のクロツクとして入力
する。

又Ｄに示すオア回路６の出力は、MB３−１に
入力し、1.5tの幅のパルスを出力するので、出力
よりは、Ｅに示す如く、1.5t以内にパルスが連続
している間は１レベルを出力し、パルスがなくな
ると、1.5t後に０レベルとなりシフトレジスタ２
をクリアする。

シフトレジスタ２は、入力する比較器１の出力
であるＡに示すパルスを、クロツクとして入力し
ているＦに示すパルスで取り込み、順次シフトし
てゆく。

即ち、まずｇ点の出力がＧに示す如く１レベル
となり、８パルス目にはｈ点の出力もＨに示す如
く１レベルとなり、８ビツトの出力は全部１レベ
ルとなり、ナンド回路５′の出力はＩに示す如く
０レベルとなる。

この０レベルはクロツクが連続している間は続
いているが、クロツクが断となりシフトレジスタ
２がクリアされると、Ｉに示す如く１レベルとな
り、40パルスクロツクが抜けてもアラームを出力
しない保護回路であるMB８のＡ端子に入力す
る。

MB８のＢ端子には、Ｆに示すパルスが入力し
ており、Ａ端子に入力するＩに示すパルスが０レ
ベルの時はＦに示すパルスにより40パルス分の幅
のパルスを出力しているのが、クロツク断とな
り、Ｉに示すパルスが１レベルとなると、MB８
はパルスを出力しなくなるので、クロツクが断と
なつてから40パルス後に出力をＪに示す如く０レ
ベルとし、アンド回路１４に入力し、アラームを
出力するようになる。

次に、クロツクが断となつた後第３図の真中の
ｂに示す如く比較器１で検出出来るレベルのイン
パルス性の雑音が入力した場合に付けて説明す
る。

Ｘに示す如きパルス幅の狭いインパルス性の雑
音が入力したりすると、比較器１の出力はＡに示
す如き幅の狭いパルスとなり、オア回路６、遅延
回路４−１を経てMB７に入力し、MB７よりＣ
に示す如き0.7tの幅のパルスを出力し、オア回路
６にてＡに示すパルスとオアがとられ、Ｄに示す
如きパルスとなり、遅延回路４−２にて遅延され
Ｆに示す如きパルスとなりシフトレジスタ２のク
ロツクして入力する。

ところが、このＡに示すパルス幅以上遅延回路
４−１，４−２にて遅延しているＦに示すパルス
では、Ａに示すパルスは取り込めなく、シフトレ
ジスタ２はシフトせず、ｇ点、ｈ点とも０レベル
の侭で、ナンド回路５′の出力はＩに示す如く１
レベルの侭であり、誤動作を起こすことはない。
従つて、このようなパルス幅の狭い雑音はいくら
きても誤動作することはない。

尚、Ｄに示すパルスがなくなつた後1.5tの後０
レベルとなる、MB３−１のＥに示すパルスにて
シフトレジスタ２はクリアされる。

次に第３図の右側のｃに示す如き、パルス幅が
遅延回路４−１，４−２による遅延量より大きく
クロツクのパルス幅と同じ程度の幅の、比較器１
で検出出来るレベルの雑音が６パルス連続して入
力した場合につき説明する。

Ｘに示す如き上記説明の雑音が６パルス入力し
たとすると、比較器１の出力はＡに示す如き６個
のパルスを出力し、オア回路６、遅延回路４−１
を経てMB７に入力し、MB７よりＣに示す如き
0.7tの幅の６個のパルスを出力し、オア回路６に
て、比較器１の出力であるＡに示すパルスとオア
がとられ、Ｄに示す如き６個のパルスとなり、遅
延回路４−２にて遅延され、Ｆに示す如き６個の
パルスとなり、シフトレジスタ２のクロツクとし
て入力する。

シフトレジスタ２ではＦに示す如き６個のパル
スにて、Ａに示す入力している６個のパルスを取
り込み、シフトする。

従つて、シフトレジスタの８個の出力の内６個
よりは１レベルを出力することになるが、８個の
出力より１レベルを出力することはないので、出
力５′の出力はＩに示す如く変化せず誤動作をす
ることはない。

通常の雑音は第３図ｂのｘに示す如きパルス幅
の狭いものが多く、ｃのｘに示す如くパルス幅の
ものが７個以上連続することはないので、従つて
本回路を用いれば雑音により誤動作を起こすこと
はない。

７個以上連続することが考えられれば、シフト
レジスタの段数を増加すれば勿論よい。

又仮に８個連続してもクロツクバルスの周期よ
り僅か大きい空き時間があると８ビツトのシフト
レジスタ２はMB３−１によりクリアされるの
で、雑音が入力してもクロツクが入力したとして
誤動作することはない。

尚第２図の下段の回路をクロツク断検出回路と
しても、以上の説明でわかる如く、雑音により誤
動作をしないものが得られる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、クロ
ツクが断となつている時雑音が入力しても、この
雑音でクロツク断検出回路が誤動作することはな
くなる効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のクロツク断検出回路のブロツク
図、第３図は第２図の各部の波形のタイムチヤー
ト、第４図は従来例のクロツク断検出回路の回路
図である。 図において、１，１１は比較器、２はｎビツト
のシフトレジスタ、３はクリア回路、４，４−
１，４−２は遅延回路、５，１４は論理積回路、
５′はナンド回路、３−１，７，８は単安定マル
チバイブレータ、１２，１３はノツト回路を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 入力するクロツクを、参照電圧と比較する比
   較器１に入力し、出力をｎビツトのシフトレジス
   タ２及び、 該比較器１の出力が少なくともクロツクの１周
   期断になつた時該ｎビツトのシフトレジスタ２を
   クリヤするクリヤ回路３に入力すると共に、 遅延回路４にて遅延させて該ｎビツトのシフト
   レジスタ２のクロツク端子に入力し、該ｎビツト
   のシフトレジスタ２のｎ個の出力を論理積回路５
   に入力し、該論理積回路５の出力にてクロツク断
   を検出するようにしたことを特徴とするクロツク
   断検出回路。