JPH0443250B2 - - Google Patents
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- Publication number
- JPH0443250B2 JPH0443250B2 JP57190141A JP19014182A JPH0443250B2 JP H0443250 B2 JPH0443250 B2 JP H0443250B2 JP 57190141 A JP57190141 A JP 57190141A JP 19014182 A JP19014182 A JP 19014182A JP H0443250 B2 JPH0443250 B2 JP H0443250B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- signal line
- liquid crystal
- fets
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004973 liquid crystal related substance Substances 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- 125000006850 spacer group Chemical group 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶表示パネルの表示電極構造に関
し、更に詳言すれば、液晶表示パネルの一方の絶
縁基板内面に形成される多数のドツト状表示電極
を、同一基板上に形成されたスイツチングFET
を介してタイミング信号線及び情報信号線に接続
してなる構造に関し、液晶デレビ等大型画像表示
パネルへの利用が期待されるものである。
し、更に詳言すれば、液晶表示パネルの一方の絶
縁基板内面に形成される多数のドツト状表示電極
を、同一基板上に形成されたスイツチングFET
を介してタイミング信号線及び情報信号線に接続
してなる構造に関し、液晶デレビ等大型画像表示
パネルへの利用が期待されるものである。
従来技術
第１図は、この種液晶表示パネルの外観を分解
して示す図で、１，２は、ガラス板等の透明な絶
縁基板、３，３…は、一方の絶縁基板１内面に
ITO（Indium Tin Oxide）膜にてドツト状に多
数形成された表示電極、４は、他方の絶縁基板２
内面に同様のITO膜にて形成された対向電極で、
上記２枚の絶縁基板１，２は、スペーサ５を介し
て約10μの間隔を保つて保持されてなり、両基板
１，２間には、液晶（図示せず）が例えば、TN
配向せしめられて充填される。６，６…７，７…
は表示電極３，３…を選択駆動するタイミング信
号線及び情報信号線で、表示電極３，３と絶縁基
板１間に配設されたFET（図示せず）のゲート及
びドレインに接続されている。FETのソースは
各々表示電極３，３…に接続されており、タイミ
ング信号線６に信号を与えてFETを導通させ、
同時に情報信号線７に情報信号を与えることによ
り、FETのドレイン・ソース間に電流が流れ、
表示電極３、対向電極４間に所定電圧が印加され
て表示が行なわれる。
して示す図で、１，２は、ガラス板等の透明な絶
縁基板、３，３…は、一方の絶縁基板１内面に
ITO（Indium Tin Oxide）膜にてドツト状に多
数形成された表示電極、４は、他方の絶縁基板２
内面に同様のITO膜にて形成された対向電極で、
上記２枚の絶縁基板１，２は、スペーサ５を介し
て約10μの間隔を保つて保持されてなり、両基板
１，２間には、液晶（図示せず）が例えば、TN
配向せしめられて充填される。６，６…７，７…
は表示電極３，３…を選択駆動するタイミング信
号線及び情報信号線で、表示電極３，３と絶縁基
板１間に配設されたFET（図示せず）のゲート及
びドレインに接続されている。FETのソースは
各々表示電極３，３…に接続されており、タイミ
ング信号線６に信号を与えてFETを導通させ、
同時に情報信号線７に情報信号を与えることによ
り、FETのドレイン・ソース間に電流が流れ、
表示電極３、対向電極４間に所定電圧が印加され
て表示が行なわれる。
第２図及び第３図は、表示電極３及びFET８
部分を拡大して示す図でＧは絶縁基板１上に被着
されたゲートで、タイミング信号線６（テレビの
場合走査信号線に該当する）に連結される。９は
絶縁基板１及びゲートＧ上に形成されたシリコン
ナイトライド（Si3N4）よりなる絶縁膜、ASは、
この絶縁膜９表面においてゲートＧ上方に形成さ
れたアモルフアスシリコン層、Ｄ，３は、このア
モルフアスシリコン層ASのチヤンネル領域を挟
んで形成されたドレイン及び表示電極で、この表
示電極３のうち、アモルフアスシリコン層AS重
量部がソースＳを形成する。かかる構成において
従来、表示電極３の大きさを、250×300μ、ドレ
インＤに加わる信号の電圧7.5V、ゲートＧに加
わる信号の電圧15Vとし、かつドレインＤにて兼
用される情報信号線の数240本、タイミング信号
線の数220本として時分割駆動した場合、表示レ
スポンスの遅れも目立たず実用に耐える表示パネ
ルを作成することができた。しかしながら、表示
電極３を、上記寸法以上に大型化した場合には、
FETソースＳから流出する電流は、かかる表示
電極３を駆動するには不十分となり、表示レスポ
ンス、表示コントラスト低下という欠点が現われ
る。この場合、信号線６，７に加わる電圧を高く
すればよいと考えることもできるが、IC化され
たこの種の駆動回路では、高電圧を得ることは困
難であり、またその電圧の調整も簡単ではない。
また、表示電極３の数を増やした場合にも、タイ
ミング信号線６１本当りの駆動時間が短縮される
ことから、前述と同様の問題を生ずる。
部分を拡大して示す図でＧは絶縁基板１上に被着
されたゲートで、タイミング信号線６（テレビの
場合走査信号線に該当する）に連結される。９は
絶縁基板１及びゲートＧ上に形成されたシリコン
ナイトライド（Si3N4）よりなる絶縁膜、ASは、
この絶縁膜９表面においてゲートＧ上方に形成さ
れたアモルフアスシリコン層、Ｄ，３は、このア
モルフアスシリコン層ASのチヤンネル領域を挟
んで形成されたドレイン及び表示電極で、この表
示電極３のうち、アモルフアスシリコン層AS重
量部がソースＳを形成する。かかる構成において
従来、表示電極３の大きさを、250×300μ、ドレ
インＤに加わる信号の電圧7.5V、ゲートＧに加
わる信号の電圧15Vとし、かつドレインＤにて兼
用される情報信号線の数240本、タイミング信号
線の数220本として時分割駆動した場合、表示レ
スポンスの遅れも目立たず実用に耐える表示パネ
ルを作成することができた。しかしながら、表示
電極３を、上記寸法以上に大型化した場合には、
FETソースＳから流出する電流は、かかる表示
電極３を駆動するには不十分となり、表示レスポ
ンス、表示コントラスト低下という欠点が現われ
る。この場合、信号線６，７に加わる電圧を高く
すればよいと考えることもできるが、IC化され
たこの種の駆動回路では、高電圧を得ることは困
難であり、またその電圧の調整も簡単ではない。
また、表示電極３の数を増やした場合にも、タイ
ミング信号線６１本当りの駆動時間が短縮される
ことから、前述と同様の問題を生ずる。
発明の目的
本発明は、一画素の寸法の大型化を可能とし、
かつタイミング信号線の増加を可能とするもので
ある。
かつタイミング信号線の増加を可能とするもので
ある。
発明の構成
本発明は、液晶表示パネルの一方の絶縁基板表
面に多数ドツト状に配設された表示電極を、複数
個よりなるグループに分割し、かつ同一グループ
に属する表示電極に対応するFETを同時に動作
させて、上記グループごとに、画素を形成するも
のである。
面に多数ドツト状に配設された表示電極を、複数
個よりなるグループに分割し、かつ同一グループ
に属する表示電極に対応するFETを同時に動作
させて、上記グループごとに、画素を形成するも
のである。
実施例
第４図及び第５図は本発明実施例における表示
電極３，３…及びFET８，８…を拡大して図示
するもので、３個のFET８，８…及び６個の表
示電極３，３…にて一画素が形成されている。
FET８，８…の各々のドレインＤ，Ｄ…は、一
括接続されて、一本の情報信号線６に連結され
る。各FET８，８…において、ドレインＤ，Ｄ
…は、アモルフアスシリコン層ASの略中央に配
設され、その両側にチヤンネル領域が形成される
べく所定間隔約10μｍを隔てて、ITO膜よりなり
ソースＳを兼用する表示電極３，３が左右対称に
配設される。ゲートＧは、これらのFET８，８
…の共通ゲートとして作用する。
電極３，３…及びFET８，８…を拡大して図示
するもので、３個のFET８，８…及び６個の表
示電極３，３…にて一画素が形成されている。
FET８，８…の各々のドレインＤ，Ｄ…は、一
括接続されて、一本の情報信号線６に連結され
る。各FET８，８…において、ドレインＤ，Ｄ
…は、アモルフアスシリコン層ASの略中央に配
設され、その両側にチヤンネル領域が形成される
べく所定間隔約10μｍを隔てて、ITO膜よりなり
ソースＳを兼用する表示電極３，３が左右対称に
配設される。ゲートＧは、これらのFET８，８
…の共通ゲートとして作用する。
ドレインＤ，Ｄ…の幅は、約20μｍ、またチヤ
ンネル領域を挟む表示電極８，８間距離は、約
40μｍ隣接のFETのソースＳに連続する表示電極
３，３間距離は約20μｍある。一方表示電極３の
寸法は、前記従来例に示すように最大250×300μ
ｍ程度まで可能であるから、一画素全体に占める
非表示面積は、表示面積に比して格段に小さい。
それ故、この非表示部分の表示に与える影響は無
視できる。
ンネル領域を挟む表示電極８，８間距離は、約
40μｍ隣接のFETのソースＳに連続する表示電極
３，３間距離は約20μｍある。一方表示電極３の
寸法は、前記従来例に示すように最大250×300μ
ｍ程度まで可能であるから、一画素全体に占める
非表示面積は、表示面積に比して格段に小さい。
それ故、この非表示部分の表示に与える影響は無
視できる。
第６図は、前述した実施例の等価回路を示し、
Ｃ，Ｃ…は表示電極の各々に対応する液晶セルで
ある。
Ｃ，Ｃ…は表示電極の各々に対応する液晶セルで
ある。
前述の実施例では、FET８…を６個、したが
つて表示電極３，３…を６個にて一画素を構成す
る場合につき詳述したが、この数は表示パネルの
大きさ、駆動電圧に応じて２個以上の値において
任意に設定することができる。例えば第７図に示
す如く、１本のドレインＤを共有する２個の
FET８，８及び表示電極３，３を一単位とする
こともできる。
つて表示電極３，３…を６個にて一画素を構成す
る場合につき詳述したが、この数は表示パネルの
大きさ、駆動電圧に応じて２個以上の値において
任意に設定することができる。例えば第７図に示
す如く、１本のドレインＤを共有する２個の
FET８，８及び表示電極３，３を一単位とする
こともできる。
発明の効果
本発明は、複数の表示電極及びこれを駆動する
FETを一グループとして同時に動作させるもの
であるから、一画素が複数の表示電極にて構成さ
れることとなり、表示電極数を増加させることに
より一画素の面積を増大させることが可能とな
る。それ故、従来表示面積を拡大するため表示電
極自体の面積を増大していた方法では得られない
大画面表示パネルを応答速度及び表示コントラス
トを損なうことなく実現できる。また、一画素が
複数個の表示電極及びFETにて構成されるから、
仮にFETに故障を生じこれが動作不能になつた
としても、他のFETがこれをカバーするからコ
ントラスト等幾分悪化するにしても表示全体に与
える影響は軽微である。
FETを一グループとして同時に動作させるもの
であるから、一画素が複数の表示電極にて構成さ
れることとなり、表示電極数を増加させることに
より一画素の面積を増大させることが可能とな
る。それ故、従来表示面積を拡大するため表示電
極自体の面積を増大していた方法では得られない
大画面表示パネルを応答速度及び表示コントラス
トを損なうことなく実現できる。また、一画素が
複数個の表示電極及びFETにて構成されるから、
仮にFETに故障を生じこれが動作不能になつた
としても、他のFETがこれをカバーするからコ
ントラスト等幾分悪化するにしても表示全体に与
える影響は軽微である。
第１図は、液晶表示パネルの外観を示す分解斜
視図、第２図は従来例平面図、第３図は第２図Ａ
−A′断面図、第４図は本発明実施図、第５図は
第４図Ａ−A′断面図、第６図は等価回路図、第
７図は他の実施例平面図である。 １，２……絶縁基板、３，３……表示電極、４
……対向電極、６……タイミング信号線、７……
情報信号線、８……FET、９……絶縁膜、AS…
…アモルフアスシリコン層、Ｇ……ゲート、Ｄ…
…ドレイン、Ｓ……ソース。
視図、第２図は従来例平面図、第３図は第２図Ａ
−A′断面図、第４図は本発明実施図、第５図は
第４図Ａ−A′断面図、第６図は等価回路図、第
７図は他の実施例平面図である。 １，２……絶縁基板、３，３……表示電極、４
……対向電極、６……タイミング信号線、７……
情報信号線、８……FET、９……絶縁膜、AS…
…アモルフアスシリコン層、Ｇ……ゲート、Ｄ…
…ドレイン、Ｓ……ソース。
Claims (1)
- １ 液晶を挟んで対向配置された一対の絶縁基
板、該絶縁基板の一方に設けられた多数の表示電
極、上記絶縁基板の他方に設けられ上記表示電極
に相対する対向電極、上記一方の絶縁基板に設け
られ、ソース（ドレイン）が上記表示電極に、ド
レイン（ソース）が情報信号線に、かつゲートが
タイミング信号線に接続されてなるFETを備え
てなる液晶表示パネルの表示電極構造において、
上記FETのうち同一タイミング信号線に各々の
ゲートが接続される複数個のFETを１グループ
とし該グループの各FETのドレイン（ソース）
が共通の情報信号線に連結されてなり、上記グル
ープに属するFETのソース（ドレイン）に接続
された同一色の複数の表示電極にて一画素を構成
することを特徴とする液晶表示パネルの表示電極
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190141A JPS5978388A (ja) | 1982-10-28 | 1982-10-28 | 液晶表示パネルの表示電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190141A JPS5978388A (ja) | 1982-10-28 | 1982-10-28 | 液晶表示パネルの表示電極構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978388A JPS5978388A (ja) | 1984-05-07 |
| JPH0443250B2 true JPH0443250B2 (ja) | 1992-07-16 |
Family
ID=16253077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190141A Granted JPS5978388A (ja) | 1982-10-28 | 1982-10-28 | 液晶表示パネルの表示電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978388A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4589733A (en) * | 1984-06-29 | 1986-05-20 | Energy Conversion Devices, Inc. | Displays and subassemblies having improved pixel electrodes |
| JP2620240B2 (ja) * | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| US4313126A (en) * | 1979-05-21 | 1982-01-26 | Raytheon Company | Field effect transistor |
| JPS5749994A (en) * | 1980-09-11 | 1982-03-24 | Suwa Seikosha Kk | Liquid crystal indicator device |
-
1982
- 1982-10-28 JP JP57190141A patent/JPS5978388A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313126A (en) * | 1979-05-21 | 1982-01-26 | Raytheon Company | Field effect transistor |
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPS5749994A (en) * | 1980-09-11 | 1982-03-24 | Suwa Seikosha Kk | Liquid crystal indicator device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978388A (ja) | 1984-05-07 |
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