JPH0440377A - 位相差検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低消費電力の小型測長器等の変位測定装置に
適用される位相差検出回路に関し、特に静電容量式検出
器のような変位検出器の検出信号から抽出された位相信
号と基準位相信号との位相差をカウンタの計数動作によ
って求める位相差検出回路に関する。

［従来の技術］ 従来から、ディジタル式のマイクロメータ、ノギス及び
ハイドゲージのような変位測定装置では、小型で且つ低
消費電力である点から静電容量式センサが使用されてい
る。

一般的な静電容量式センサでは、スケール上を移動する
スライダに所定ピッチで複数の供給電極を配設し、これ
ら供給電極にパルス信号を所定角度ずつ位相をすらして
供給する。そして、これらの供給電極とスケール上に配
置された検出電極との間の容量が両者の相対位置によっ
て変化することを利用して、検出信号の位相情報を検出
電極側から取り出すことで、スケールとスライダとの間
の相対変位を求めるようにしている。

この場合、相対変位量は、基準位相と変位検出手段から
出力される位相信号との間の位相差（時間差）をカウン
タで計数することによって求められる。このような位相
差検出回路を使用して測定分解能を高めるには、カウン
タに供給されるクロック信号の周波数を高めると共に、
カウンタのビット数を増せば良い。

［発明が解決しようとする課題］ しかしながら、クロック信号の周波数を高めると、これ
に伴って消費電力も増加するという問題点がある。特に
、前述したような小型測定器では、内蔵される電池も小
容量のものとなるので、消費電力の増大は製品性能の大
幅に低下をもたらすという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
クロック信号の周波数を高めることなしに位相差検出分
解能を向上させることができ、もって低消費電力化及び
高分解能化を図ることができる位相差検出回路を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明に係る位相差検出回路は、検出すべき位相と基準
位相との間の位相差をクロック信号の計数動作によって
求める位相差検出回路において、前記基準位相に対して
前記検出すべき位相を時間軸方向に振動させる位相調整
手段と、この手段によって振動された検出すべき位相と
前記基準位相との間の位相差を計数する計数手段と、前
記計数手段の計数値の平均値を算出する演算手段とを具
備したことを特徴とする。

［作用コ 検出すべき位相が変化すると、基準位相との間の位相差
が変化するので、計数手段における計数値も変化する。

本発明においては、この計数値が例えばｎからｎ＋１へ
変化するまでの期間で、前記検出すべき位相が１クロッ
ク周期分時間軸方向に振動するので、計数手段での計数
値は交互にｎ及びｎ＋１になる。そして、演算手段がこ
の計数値の平均値を演算するので、得られる測定値は、
ｎ＋０．５となる。つまり、この発明によれば、前記計
数値がｎからｎ＋１へ変化するまでの期間に得られる測
定値は、ｎｌ　　ｎ＋０．５ｚ　　ｎ＋１となり、クロ
ック信号の周波数は高めなくても、実質的な検出分解能
を２倍にすることができる。

従って、本発明によれば、低消費電力で高分解能の位相
差検出回路を提供することができる。

［実施例］ 以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は本発明の第１の実施例に係る位相差検出回路を
適用した変位測定装置の構成を示すブロック図である。

この変位測定装置は、静電容量式の測定装置で、例えば
ディジタルノギス、ディジタルマイクロメータ等の小型
測長器等に搭載されるものである。

静電容■式センサ１は、例えば第２図に示すように構成
されている。即ち、スケール１１は、例えばマイクロメ
ータにおけるスピンドルに設けられている。また、スケ
ール１１に対して移動するスライダ１２は、フレーム側
に内蔵されている。

スライダ１２には、複数の供給電極１３が所定ピッチで
形成されている。これらの供給電極１３と対向するスケ
ール１１側には、供給電極１３の幅及びピッチの例えば
３倍の幅及びピッチで複数の検出電極１４が配設されて
いる。更に、図では異なっているが、実際にはスライダ
１２側には、複数の検出電極１４と容量結合された受信
電極１５が供給電極１３とは絶縁された状態で配置され
ている。供給電極１３は、例えば２つおきに共通接続さ
れて３つの電極群を形成している。これらの電極群には
、第３図に示すように、３相の正弦波信号を高周波パル
スでチョップした駆動信号Ｒ１Ｓ、Ｔが供給されている
。また、受信電極１５で受信された信号は、センサ出力
信号Ｓｏとして出力されている。

このセンサ出力信号Ｓ。は、位相検出回路２に供給され
ている。位相検出回路２は、センサ出力信号を滑らかな
正弦波信号に変換した後、所定の基準信号と比較するこ
とで矩形波の位相信号ＣＭＰを出力する。この位相信号
ＣＭＰは、その周波数が基準位相信号と同じで、その位
相が変位量に対応して変化する信号である。

この位相検出回路２から出力される位相信号ＣＭＰは、
サンプリング位相調整回路３に入力されている。サンプ
リング位相調整回路３は、位相信号ＣＭＰに基づいて後
述するカウンタのカウント値を確定するタイミングを示
すサンプリング信号Ｐ９を生成出力する。このサンプリ
ング信号Ｐ８は、位相信号ＣＭＰの位相が変化してカウ
ンタ６の計数値が１だけ変化するまでの間にクロック信
号ＧＫの１周期分だけ時間軸方向に振動する信号となっ
ている。この信号Ｐ８は、位相比較回路４の一方の入力
端に与えられている。また、この位相比較回路４の他方
の入力端には、基準位相生成回路５から出力される基準
位相信号ＰＲが入力されている。位相比較回路４は、基
準位相信号Ｐ３とサンプリング信号Ｐ８との位相比較を
行い、例えばその位相差に相当するパルス幅を有する位
相差信号Ｐ。をカウンタ６に出力する。カウンタ６は、
位相差信号Ｐｏがアクティブの期間だけクロック信号Ｃ
Ｋの計数動作を行い、その計数値Ｓを平均値演算回路７
に出力する。平均値演算回路７は、所定期間、例えば基
準位相信号の２周期分の期間内におけるカウンタ６の計
数値Ｓの平均値を求め、これを測定結果Ｍとして出力す
る。

なお、この実施例では、サンプリング位相調整回路３、
位相比較回路４、カウンタ６及び平均値演算回路７で位
相差検出回路８が構成されている。

第４図は、サンプリング位相調整回路３の更に詳細な構
成を示すブロック図である。

即ち、位相信号ＣＭＰは、Ｄ型フリップフロップ（以下
、Ｄ−ＦＦと呼ぶ）２１．２２のＤ（データ）端子に入
力されている。Ｄ−ＦＦ２１，２２のＣＫ（クロック）
端子には、夫々クロック信号ＣＫ及びクロック信号ＣＫ
をインバータ２５で反転させた信号が供給されている。

Ｄ−ＦＦ２１゜２２は、位相信号ＣＭＰをクロック信号
の夫々立ち下がり及び立ち上がりでラッチした信号Ｐｌ
。

Ｐ２をＱ（出力）端子から出力する。この信号ＰＩ、Ｐ
２は、夫々次段のＤ　　ＦＦ２３．２４のＤ端子に入力
されている。Ｄ−ＦＦ２３．２４のＣＫ（クロック）端
子には、夫々クロック信号ＣＫの反転信号及びクロック
信号ＧＫが供給されている。Ｄ−ＦＦ２３．２４は、夫
々信号Ｐ　Ｉ＋Ｐ２を半クロツク周期遅延させた信号Ｐ
３．Ｐ４を出力する。

Ｄ−ＦＦ２１．２２のＱ端子から出力される信号ＰＩ、
Ｐ２は、排他的論理和（以下、ＥＸ−ＯＲと呼ぶ）ゲー
ト２６に入力されている。ＥＸ−ＯＲゲート２６は、信
号Ｐ、、Ｐ２の位相差に相当するパルス幅を持つパルス
信号Ｐｃ１を出力する。

この信号Ｐ５は、３人力のＮＡＮＤゲート３１゜３４の
一つの入力端に入力されている。

また、Ｄ−ＦＦ２３，２４のＱ端子から出力される信号
Ｐ３．Ｐ４は、ＥＸ−ＯＲゲート２７に入力されている
。ＥＸ−ＯＲゲート２７は、信号Ｐ３．Ｐ４の位相差に
相当するパルス幅を持つパルス信号Ｐ８を出力する。こ
の信号Ｐ６は、３人力のＮＡＮＤゲート３２．３３の一
つの入力端に入力されると共に、縦続接続された２段の
Ｄ−ＦＦ３５．３Ｅｆからなる分周回路のＣＫ端子に入
力されている。

Ｄ−ＦＦ３５のＱ端子からの出力はＮＡＮＤゲート３２
．３４の他の一つの入力端に入力され、Ｄ−ＦＦ３５の
Ｑ端子からの出力はＮＡＮＤゲート３１．３３の他の一
つの入力端に入力され、Ｄ−ＦＦ３６のＱ端子からの出
力はＮＡＮＤゲート３３．３４の残りの入力端に入力さ
れ、Ｄ−ＦＦ３６のＱ端子からの出力はＮＡＮＤゲート
３１゜３２の残りの入力端に入力されている。

ＮＡＮＤゲート３１〜３４の出力はＮＡＮＤゲート３７
に入力されている。ＮＡＮＤゲート３７の出力は、Ｄ−
ＦＦ３８のＣＫ端子に入力されている。Ｄ−ＦＦ３８の
Ｄ端子には、位相信号ＣＭＰが入力されている。このＤ
−ＦＦ３８のＱ端子からの出力信号Ｐ８は、Ｄ−ＦＦ３
９のＤ端子に入力されている。Ｄ−ＦＦ３９のＣＫ端子
には、クロック信号ＣＫが供給され、そのＱ端子がらの
出力が計数値のサンプリングタイミングを決定するサン
プリング信号Ｐ８として出力されている。

次に、このように構成された本実施例に係る変位測定装
置の動作について説明する。

静電容量式センサ１の供給電極１３に第３図に示すよう
な３相の駆動信号Ｒ，Ｓ、Ｔを供給すると、スライダ１
２が停止状態のときには、駆動信号Ｒ，Ｓ、Ｔの正弦波
成分と同一周期で、例えば駆動信号Ｒの正弦波成分に対
し供給電極１３と検出電極１４との相対位置によって決
定される位相だけずれたセンサ出力信号ＳＩ）が受信電
極１５から出力される。また、スライダ１２を移動させ
ると、供給電極１３と検出電極１４との相対位置が変化
するので、これに伴ってセンサ出力信号Ｓ　。

の位相も変化する。

このセンサ出力信号ＳＤが位相検出回路２に入力される
と、位相検出回路２ではセンサ出力信号ＳＤの同相ノイ
ズを除去すると共に、滑らかな正弦波に平滑化し、更に
この正弦波と所定の基準電圧とを比較して、矩形波の位
相信号ＣＭＰを出力する。

この位相信号ＣＭＰがサンプリング位相調整回路３に入
力されると、この位相調整回路３は、サンプリング信号
Ｐ９の位相を次のように調整する。

即ち、第５図は、サンプリング位相調整回路３の動作を
示すタイ、ミング図で、同図（ａ）。

（ｂ）、（ｃ）は、位相信号ＣＭＰの位相が徐々に変化
した場合の様子を示している。

位相信号ＣＭＰがサンプリング位相調整回路３に入力さ
れると、サンプリング位相調整回路３のＥＸ−ＯＲゲー
ト２６からは、位相信号ＣＭＰの立ち上がり又は立ち下
がり直後のクロック信号ＣＫのエツジで立ち上がり、半
クロツク周期後に立ち下がるパルス信号Ｐ６を出力する
。また、ＥＸ−ＯＲゲート２７からは、これよりも半ク
ロック周期遅れたパルス信号Ｐ８が出力される。

パルス信号Ｐ６は、２段のＤ−ＦＦ３５．３６で分周さ
れる。この２ビツトの分周出力のうち、ＮＡＮＤゲート
３１〜３４には、夫々ＱＱ、ＱＱ。

ＱＱ、ＱＱが供給されており、ＮＡＮＤゲート３１．３
４には信号Ｐ５が、またＮＡＮＤゲート３２．３３には
信号Ｐ８が供給されている。従って、ＮＡＮＤゲート３
７からは、信号Ｐ、Ｓの出力タイミングと信号Ｐ６の出
力タイミングとで２回ずつ交互にパルス信号Ｐ７が出力
される。

このパルス信号Ｐ７がＤ−ＦＦ３８のＣＫ端子に入力さ
れると、Ｄ−ＦＦ３Ｂでは、位相信号ＣＭＰを信号Ｐ５
のタイミングと信号Ｐ６のタイミングとで交互にラッチ
する。そして、Ｄ−ＦＦ３８でラッチされた信号Ｐ８は
、次のクロック信号ＣＫの立ち下がりで次段のＤ−ＦＦ
３９にラッチされる。このＤ−ＦＦ３９のＱ出力がサン
プリング信号Ｐ８として位相比較回路４に供給される。

従って、いま、第５図（ａ）に示すように、位相信号Ｃ
ＭＰがクロック信号ＣＫのローレベル期間に変化する場
合には、続くクロック信号ＣＫの最初の立ち下がりとこ
れに続く立ち上がりのタイミングでＤ−ＦＦ３８に２回
ずつ交互に位相信号ＣＭＰがラッチされ、次のクロック
信号ＧＫの立ち下がりでＤ−ＦＦ３９に信号Ｐ８がラッ
チされる。この結果、第５図（ａ）の場合には、サンプ
リング信号Ｐ８の位相は振動せず、位相信号ＣＰＭの位
相に対して２クロックパルス分の期間Ｔ。

だけ遅れたものとなる。

位相信号ＣＭ　Ｐの位相が変化して、第５図（ｂ）に示
すように、位相信号ＣＭＰがクロック信号ＣＫのハイレ
ベル期間に変化するようになると、続くクロック信号Ｃ
Ｋの最初の立ち上がりとこれに続く立ち下がりのタイミ
ングでＤ−ＦＦ３Ｂに２回ずつ交互に位相信号ＣＭＰが
ラッチされ、次のクロック信号ＣＫの立ち下がりでＤ−
ＦＦ３９に信号Ｐ８がラッチされる。従って、この場合
には、クロック信号ＣＫの立ち下がりでラッチされた信
号Ｐ６がＤ−ＦＦ３９において、これよりも１クロック
周期分遅れてラッチされることになるので、サンプリン
グ信号Ｐ８の位相は、位相信号ＣＭ　Ｐの位相に対して
１クロツタパルス分の期間Ｔ２だけ遅れる場合と、２ク
ロックパルス分の期間Ｔ３だけ遅れる場合とがある。こ
のため、サンプリング信号Ｐ８は、その位相が時間軸方
向に振動したものとなる。

更に、位相信号ＣＭＰの位相が変化して、第５図（Ｃ）
に示すように、位相信号ＣＭＰがクロッり信号ＣＫのロ
ーレベル期間に変化するようになると、第５図（ａ）の
ケースと同様に位相信号ＣＭＰに対するサンプリング信
号Ｐ９の位相は、２クロックパルス分の期間Ｔ４だけ遅
れることになる。

従って、基準位相信号ＰＲとサンプリング信号Ｐ、との
位相差を示すカウンタ６の計数値は、第５図（ａ）の場
合には、固定的に「６」となり、第５図（ｂ）の場合に
は、「６」、「７」、「７」、「６」、・・・のように
振動し、第５図（ｃ）の場合には、固定的に「７」とな
る。

この計数値が平均値演算回路７に入力されると、平均値
演算回路７では、４つの計数値の平均値をとるので、第
５図（ａ）の場合は「６」、同図（ｂ）の場合はｒ６．
５Ｊ、同図（ｃ）の場合は「７」となる。

このように、本実施例の装置によれば、クロック信号Ｇ
Ｋの周波数は高めなくても、実質的な測定分解能を倍に
高めることができる。

なお、本発明は上述した実施例に限定されるものではな
い。即ち、上記実施例では、基準位相信号ＰＲと、サン
プリング信号Ｐ８との間の位相差に相当するパルス幅の
位相差信号ＰＤがアクティブである期間をカウンタ６で
計数して位相差を求めるようにしたが、第６図に示すよ
うに、基準位相に同期して基準位相からの位相差を示す
計数値を連続的に出力するカウンタ４１を設け、第１図
と同様のサンプリング位相調整回路４２からのサンプリ
ング信号Ｐ８の立ち上がり及び立ち下がりタイミングを
利用して、サンプリング回路４３でカウンタ４１の計数
値をサンプリングするようにしても良い。

この場合でも、サンプリング信号Ｐ８の位相が時間軸方
向に振動することによって、サンプリング回路４３でサ
ンプリングされる計数値が振動し、この結果、クロック
信号ＧＫの周波数を高めることなしに、平均値演算回路
４４で得られる測定値の分解能を高めることができる。

［発明の効果］ 以上述べたように、本発明によれば、基準位相に対して
検出すべき位相を時間軸方向に振動させるようにしたの
で、計数手段での計数値も振動し、その平均値を求める
ことにより、クロック信号の周波数は高めなくても、実
質的な検出分解能を向上させることができる。

従って、本発明によれば、低消費電力で高分解能の位相
差検出回路を提供することができるという効果を奏する
。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る位相差検出回路を
使用した変位測定装置のブロック図、第２図は同変位測
定装置における静電容量式センサの模式図、第３図は同
センサに供給される駆動信号の波形図、第４図は同位相
差検出回路におけるサンプリング位相調整回路の詳細ブ
ロック図、第５図は同サンプリング位相調整回路の動作
を示すタイミング図、第６図は本発明の第２の実施例に
係る位相差検出回路のブロック図である。

Claims (2)

【特許請求の範囲】
1. （１）検出すべき位相と基準位相との間の位相差をクロ
   ック信号の計数動作によって求める位相差検出回路にお
   いて、前記基準位相に対して前記検出すべき位相を時間
   軸方向に振動させる位相調整手段と、この手段によって
   振動された検出すべき位相と前記基準位相との間の位相
   差を計数する計数手段と、前記計数手段の計数値の平均
   値を算出する演算手段とを具備したことを特徴とする位
   相差検出回路。
2. （２）前記位相調整手段は、前記検出すべき位相が変化
   して前記計数手段の計数値が１だけ変化するまでの間に
   前記検出すべき位相を１クロック周期分だけ時間軸方向
   に振動させるものであることを特徴とする請求項１記載
   の位相差検出回路。