JPH0664100B2 - 位相差検出回路 - Google Patents
位相差検出回路Info
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- JPH0664100B2 JPH0664100B2 JP14761790A JP14761790A JPH0664100B2 JP H0664100 B2 JPH0664100 B2 JP H0664100B2 JP 14761790 A JP14761790 A JP 14761790A JP 14761790 A JP14761790 A JP 14761790A JP H0664100 B2 JPH0664100 B2 JP H0664100B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低消費電力の小型測長器等の変位測定装置に
適用される位相差検出回路に関し、特に静電容量式検出
器のような変位検出器の検出信号から抽出された位相信
号と基準位相信号との位相差をカウンタの計数動作によ
って求める位相差検出回路に関する。
適用される位相差検出回路に関し、特に静電容量式検出
器のような変位検出器の検出信号から抽出された位相信
号と基準位相信号との位相差をカウンタの計数動作によ
って求める位相差検出回路に関する。
［従来の技術］ 従来から、ディジタル式のマイクロメータ、ノギス及び
ハイドゲージのような変位測定装置では、小型で且つ低
消費電力である点から静電容量式センサが使用されてい
る。
ハイドゲージのような変位測定装置では、小型で且つ低
消費電力である点から静電容量式センサが使用されてい
る。
一般的な静電容量式センサでは、スケール上を移動する
スライダに所定ピッチで複数の供給電極を配設し、これ
ら供給電極にパルス信号を所定角度ずつ位相をずらして
供給する。そして、これらの供給電極とスケール上に配
置された検出電極との間の容量が両者の相対位置によっ
て変化することを利用して、検出信号の位相情報を検出
電極側から取り出すことで、スケールとスライダとの間
の相対変位を求めるようにしている。
スライダに所定ピッチで複数の供給電極を配設し、これ
ら供給電極にパルス信号を所定角度ずつ位相をずらして
供給する。そして、これらの供給電極とスケール上に配
置された検出電極との間の容量が両者の相対位置によっ
て変化することを利用して、検出信号の位相情報を検出
電極側から取り出すことで、スケールとスライダとの間
の相対変位を求めるようにしている。
この場合、相対変位量は、基準位相と変位検出手段から
出力される位相信号との間の位相差（時間差）をカウン
タで計数することによって求められる。このような位相
差検出回路を使用して測定分解能を高めるには、カウン
タに供給されるクロック信号の周波数を高めると共に、
カウンタのビット数を増せば良い。
出力される位相信号との間の位相差（時間差）をカウン
タで計数することによって求められる。このような位相
差検出回路を使用して測定分解能を高めるには、カウン
タに供給されるクロック信号の周波数を高めると共に、
カウンタのビット数を増せば良い。
［発明が解決しようとする課題］ しかしながら、クロック信号の周波数を高めると、これ
に伴って消費電力も増加するという問題点がある。特
に、前述したような小型測定器では、内蔵される電池も
小容量のものとなるので、消費電力の増大は製品性能の
大幅に低下をもたらすという問題点がある。
に伴って消費電力も増加するという問題点がある。特
に、前述したような小型測定器では、内蔵される電池も
小容量のものとなるので、消費電力の増大は製品性能の
大幅に低下をもたらすという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
クロック信号の周波数を高めることなしに位相差検出分
解能を向上させることができ、もって低消費電力化及び
高分解能化を図ることができる位相差検出回路を提供す
ることを目的とする。
クロック信号の周波数を高めることなしに位相差検出分
解能を向上させることができ、もって低消費電力化及び
高分解能化を図ることができる位相差検出回路を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明に係る位相差検出回路は、検出すべき位相と基準
位相との間の位相差をクロック信号の計数動作によって
求める位相差検出回路において、前記検出すべき位相が
クロック信号のパルス幅内にあるとき前記基準位相に対
して前記検出すべき位相を時間軸方向に振動させる位相
調整手段と、この手段によって振動された検出すべき位
相と前記基準位相との間の位相差を計数する計数手段
と、前記計数手段の計数値の平均値を算出する演算手段
とを具備したことを特徴とする。
位相との間の位相差をクロック信号の計数動作によって
求める位相差検出回路において、前記検出すべき位相が
クロック信号のパルス幅内にあるとき前記基準位相に対
して前記検出すべき位相を時間軸方向に振動させる位相
調整手段と、この手段によって振動された検出すべき位
相と前記基準位相との間の位相差を計数する計数手段
と、前記計数手段の計数値の平均値を算出する演算手段
とを具備したことを特徴とする。
［作用］ 検出すべき位相が変化すると、基準位相との間の位相差
が変化するので、計数手段における計数値も変化する。
本発明においては、この計数値が例えばｎからｎ＋１へ
変化するまでの期間で、前記検出すべき位相がクロック
信号のパルス幅内にあるとき、この検出すべき位相が１
クロック周期分時間軸方向に振動するので、計数手段で
の計数値は交互にｎ及びｎ＋１になる。そして、演算手
段がこの計数値の平均値を演算するので、得られる測定
値は、ｎ＋0.5となる。つまり、この発明によれば、前
記計数値がｎからｎ＋１へ変化するまでの期間に得られ
る測定値は、n,n＋0.5,n＋１となり、クロック信号の周
波数は高めなくても、実質的な検出分解能を２倍にする
ことができる。
が変化するので、計数手段における計数値も変化する。
本発明においては、この計数値が例えばｎからｎ＋１へ
変化するまでの期間で、前記検出すべき位相がクロック
信号のパルス幅内にあるとき、この検出すべき位相が１
クロック周期分時間軸方向に振動するので、計数手段で
の計数値は交互にｎ及びｎ＋１になる。そして、演算手
段がこの計数値の平均値を演算するので、得られる測定
値は、ｎ＋0.5となる。つまり、この発明によれば、前
記計数値がｎからｎ＋１へ変化するまでの期間に得られ
る測定値は、n,n＋0.5,n＋１となり、クロック信号の周
波数は高めなくても、実質的な検出分解能を２倍にする
ことができる。
従って、本発明によれば、低消費電力で高分解能の位相
差検出回路を提供することができる。
差検出回路を提供することができる。
［実施例］ 以下、添付の図面に基づいて本発明の実施例について説
明する。
明する。
第１図は本発明の第１の実施例に係る位相差検出回路を
適用した変位測定装置の構成を示すブロック図である。
適用した変位測定装置の構成を示すブロック図である。
この変位測定装置は、静電容量式の測定装置で、例えば
ディジタルノギス、ディジタルマイクロメータ等の小型
測長器等に搭載されるものである。
ディジタルノギス、ディジタルマイクロメータ等の小型
測長器等に搭載されるものである。
静電容量式センサ１は、例えば第２図に示すように構成
されている。即ち、スケール11は、例えばマイクロメー
タにおけるスピンドルに設けられている。また、スケー
ル11に対して移動するスライダ12は、フレーム側の内蔵
されている。スライダ12には、複数の供給電極13が所定
ピッチて形成されている。これらの供給電極13と対抗す
るスケール11側には、供給電極13の幅及びピッチの例え
ば３倍の幅及びピッチで複数の検出電極14が配設されて
いる。更に、図では異なっているが、実際にはスライダ
12側には、複数の検出電極14と容量結合された受信電極
15が供給電極13とは絶縁された状態で配置されている。
供給電極13は、例えば２つおきに共通接続されて３つの
電極群を形成している。これらの電極群には、第３図に
示すように、３相の正弦波信号を高周波パルスでチョッ
プした駆動信号R,S,Tが供給されている。また、受信電
極15で受信された信号は、センサ出力信号SDとして出力
されている。
されている。即ち、スケール11は、例えばマイクロメー
タにおけるスピンドルに設けられている。また、スケー
ル11に対して移動するスライダ12は、フレーム側の内蔵
されている。スライダ12には、複数の供給電極13が所定
ピッチて形成されている。これらの供給電極13と対抗す
るスケール11側には、供給電極13の幅及びピッチの例え
ば３倍の幅及びピッチで複数の検出電極14が配設されて
いる。更に、図では異なっているが、実際にはスライダ
12側には、複数の検出電極14と容量結合された受信電極
15が供給電極13とは絶縁された状態で配置されている。
供給電極13は、例えば２つおきに共通接続されて３つの
電極群を形成している。これらの電極群には、第３図に
示すように、３相の正弦波信号を高周波パルスでチョッ
プした駆動信号R,S,Tが供給されている。また、受信電
極15で受信された信号は、センサ出力信号SDとして出力
されている。
このセンサ出力信号SDは、位相検出回路２に供給されて
いる。位相検出回路２は、センサ出力信号を滑らかな正
弦波信号に変換した後、所定の基準信号と比較すること
で矩形波の位相信号CMPを出力する。この位相信号CMP
は、その周波数が基準位相信号と同じで、その位相が変
位量に対応して変化する信号である。
いる。位相検出回路２は、センサ出力信号を滑らかな正
弦波信号に変換した後、所定の基準信号と比較すること
で矩形波の位相信号CMPを出力する。この位相信号CMP
は、その周波数が基準位相信号と同じで、その位相が変
位量に対応して変化する信号である。
この位相検出回路２から出力される位相信号CMPは、サ
ンプリング位相調整回路３に入力されている。サンプリ
ング位相調整回路３は、位相信号CMPに基づいて後述す
るカウンタのカウント値を確定するタイミングを示すサ
ンプリング信号Ｐ９を生成出力する。このサンプリング
信号Ｐ９は、位相信号CMPの位相が変化してカウンタ６
の計数値が１だけ変化するまでの間にクロック信号CKの
１周期分だけ時間軸方向に振動する信号となっている。
この信号Ｐ９は、位相比較回路４の一方の入力端に与え
られている。また、この位相比較回路４の他方の入力端
には、基準位相生成回路５から出力される基準位相信号
PRが入力されている。位相比較回路４は、基準位相信号
PRとサンプリング信号Ｐ９との位相比較を行い、例えば
その位相差に相当するパルス幅を有する位相差信号PDを
カウンタ６に出力する。カウンタ６は、位相差信号PDが
アクティブの期間だけクロック信号CKの計数動作を行
い、その計数値Ｓを平均値演算回路７に出力する。平均
値演算回路７は、所定期間、例えば基準位相信号の２周
期分の期間内におけるカウンタ６の計数値Ｓの平均値を
求め、これを測定結果Ｍとして出力する。
ンプリング位相調整回路３に入力されている。サンプリ
ング位相調整回路３は、位相信号CMPに基づいて後述す
るカウンタのカウント値を確定するタイミングを示すサ
ンプリング信号Ｐ９を生成出力する。このサンプリング
信号Ｐ９は、位相信号CMPの位相が変化してカウンタ６
の計数値が１だけ変化するまでの間にクロック信号CKの
１周期分だけ時間軸方向に振動する信号となっている。
この信号Ｐ９は、位相比較回路４の一方の入力端に与え
られている。また、この位相比較回路４の他方の入力端
には、基準位相生成回路５から出力される基準位相信号
PRが入力されている。位相比較回路４は、基準位相信号
PRとサンプリング信号Ｐ９との位相比較を行い、例えば
その位相差に相当するパルス幅を有する位相差信号PDを
カウンタ６に出力する。カウンタ６は、位相差信号PDが
アクティブの期間だけクロック信号CKの計数動作を行
い、その計数値Ｓを平均値演算回路７に出力する。平均
値演算回路７は、所定期間、例えば基準位相信号の２周
期分の期間内におけるカウンタ６の計数値Ｓの平均値を
求め、これを測定結果Ｍとして出力する。
なお、この実施例では、サンプリング位相調整回路３、
位相比較回路４、カウンタ６及び平均値演算回路７で位
相差検出回路８が構成されている。
位相比較回路４、カウンタ６及び平均値演算回路７で位
相差検出回路８が構成されている。
第４図は、サンプリング位相調整回路３の更に詳細な構
成を示すブロック図である。
成を示すブロック図である。
即ち、位相信号CMPは、Ｄ型フリップフロップ（以下、
Ｄ−FFと呼ぶ）21,22のＤ（データ）端子に入力されて
いる。Ｄ−FF21,22のCK（クロック）端子には、夫々ク
ロック信号CK及びクロック信号CKをインバータ25で反転
させた信号が供給されている。Ｄ−FF21,22は、位相信
号CMPをクロック信号の夫々立ち下がり及び立ち上がり
でラッチした信号Ｐ１,P２をＱ（出力）端子から出力す
る。この信号Ｐ１,P２は、夫々次段のＤ−FF23,24のＤ
端子に入力されている。Ｄ−FF23,24のCK（クロック）
端子には、夫々クロック信号CKの反転信号及びクロック
信号CKが供給されている。Ｄ−FF23,24は、夫々信号Ｐ
１,P２を半クロック周期遅延させた信号Ｐ３,P４を出力
する。
Ｄ−FFと呼ぶ）21,22のＤ（データ）端子に入力されて
いる。Ｄ−FF21,22のCK（クロック）端子には、夫々ク
ロック信号CK及びクロック信号CKをインバータ25で反転
させた信号が供給されている。Ｄ−FF21,22は、位相信
号CMPをクロック信号の夫々立ち下がり及び立ち上がり
でラッチした信号Ｐ１,P２をＱ（出力）端子から出力す
る。この信号Ｐ１,P２は、夫々次段のＤ−FF23,24のＤ
端子に入力されている。Ｄ−FF23,24のCK（クロック）
端子には、夫々クロック信号CKの反転信号及びクロック
信号CKが供給されている。Ｄ−FF23,24は、夫々信号Ｐ
１,P２を半クロック周期遅延させた信号Ｐ３,P４を出力
する。
Ｄ−FF21,22のＱ端子から出力される信号Ｐ１,P２は、
排他的論理和（以下、EX−ORと呼ぶ）ゲート26に入力さ
れている。EX−ORゲート26は、信号Ｐ１,P２の位相差に
相当するパルス幅を持つパルス信号Ｐ５を出力する。こ
の信号Ｐ５は、３入力のNANDゲート31,34の一つの入力
端に入力されている。
排他的論理和（以下、EX−ORと呼ぶ）ゲート26に入力さ
れている。EX−ORゲート26は、信号Ｐ１,P２の位相差に
相当するパルス幅を持つパルス信号Ｐ５を出力する。こ
の信号Ｐ５は、３入力のNANDゲート31,34の一つの入力
端に入力されている。
また、Ｄ−FF23,24のＱ端子から出力される信号Ｐ３,P
４は、EX−ORゲート27に入力されている。EX−ORゲート
27は、信号Ｐ３,P４の位相差に相当するパルス幅を持つ
パルス信号Ｐ６を出力する。この信号Ｐ６は、３入力の
NANDゲート32,33の一つの入力端に入力されると共に、
縦続接続された２段のＤ−FF35,36からなる分周回路のC
K端子に入力されている。
４は、EX−ORゲート27に入力されている。EX−ORゲート
27は、信号Ｐ３,P４の位相差に相当するパルス幅を持つ
パルス信号Ｐ６を出力する。この信号Ｐ６は、３入力の
NANDゲート32,33の一つの入力端に入力されると共に、
縦続接続された２段のＤ−FF35,36からなる分周回路のC
K端子に入力されている。
Ｄ−FF35のＱ端子からの出力はNANDゲート32,34の他の
一つの入力端に入力され、Ｄ−FF35の端子からの出力
はNANDゲート31,33の他の一つの入力端に入力され、Ｄ
−FF36のＱ端子からの出力はNANDゲート33,34の残りの
入力端に入力され、Ｄ−FF36の端子からの出力はNAND
ゲート31,32の残りの入力端に入力されている。
一つの入力端に入力され、Ｄ−FF35の端子からの出力
はNANDゲート31,33の他の一つの入力端に入力され、Ｄ
−FF36のＱ端子からの出力はNANDゲート33,34の残りの
入力端に入力され、Ｄ−FF36の端子からの出力はNAND
ゲート31,32の残りの入力端に入力されている。
NANDゲート31〜34の出力はNANDゲート37に入力されてい
る。NANDゲート37の出力は、Ｄ−FF38のCK端子に入力さ
れている。Ｄ−FF38のＤ端子には、位相信号CMPが入力
されている。このＤ−FF38のＱ端子からの出力信号Ｐ８
は、Ｄ−FF39のＤ端子に入力されている。Ｄ−FF39のCK
端子には、クロック信号CKが供給され、そのＱ端子から
の出力が計数値のサンプリングタイミングを決定するサ
ンプリング信号Ｐ９として出力されている。
る。NANDゲート37の出力は、Ｄ−FF38のCK端子に入力さ
れている。Ｄ−FF38のＤ端子には、位相信号CMPが入力
されている。このＤ−FF38のＱ端子からの出力信号Ｐ８
は、Ｄ−FF39のＤ端子に入力されている。Ｄ−FF39のCK
端子には、クロック信号CKが供給され、そのＱ端子から
の出力が計数値のサンプリングタイミングを決定するサ
ンプリング信号Ｐ９として出力されている。
次に、このように構成された本実施例に係る変位測定装
置の動作について説明する。
置の動作について説明する。
静電容量式センサ１の供給電極13に第３図に示すような
３相の駆動信号R,S,Tを供給すると、スライダ12が停止
状態のときには、駆動信号R,S,Tの正弦波成分と同一周
期で、例えば駆動信号Ｒの正弦波成分に対し供給電極13
と検出電極14との相対位置によって決定される位相だけ
ずれたセンサ出力信号SDが受信電極15から出力される。
また、スライダ12を移動させると、供給電極13と検出電
極14との相対位置が変化するので、これに伴ってセンサ
出力信号SDの位相も変化する。
３相の駆動信号R,S,Tを供給すると、スライダ12が停止
状態のときには、駆動信号R,S,Tの正弦波成分と同一周
期で、例えば駆動信号Ｒの正弦波成分に対し供給電極13
と検出電極14との相対位置によって決定される位相だけ
ずれたセンサ出力信号SDが受信電極15から出力される。
また、スライダ12を移動させると、供給電極13と検出電
極14との相対位置が変化するので、これに伴ってセンサ
出力信号SDの位相も変化する。
このセンサ出力信号SDが位相検出回路２に入力される
と、位相検出回路２ではセンサ出力信号SDの同相ノイズ
を除去すると共に、滑らかな正弦波に平滑化し、更にこ
の正弦波と所定の基準電圧とを比較して、矩形波の位相
信号CMPを出力する。
と、位相検出回路２ではセンサ出力信号SDの同相ノイズ
を除去すると共に、滑らかな正弦波に平滑化し、更にこ
の正弦波と所定の基準電圧とを比較して、矩形波の位相
信号CMPを出力する。
この位相信号CMPがサンプリング位相調整回路３に入力
されると、この位相調整回路３は、サンプリング信号Ｐ
９の位相を次のように調整する。
されると、この位相調整回路３は、サンプリング信号Ｐ
９の位相を次のように調整する。
即ち、第５図は、サンプリング位相調整回路３の動作を
示すタイミング図で、同時（ａ），（ｂ），（ｃ）は、
位相信号CMPの位相が徐々に変化した場合の様子を示し
ている。
示すタイミング図で、同時（ａ），（ｂ），（ｃ）は、
位相信号CMPの位相が徐々に変化した場合の様子を示し
ている。
位相信号CMPがサンプリング位相調整回路３に入力され
ると、サンプリング位相調整回路３のEX−ORゲート26か
らは、位相信号CMPの立ち上がり又は立ち下がり直後の
クロック信号CKのエッジで立ち上がり、半クロック周期
後に立ち下がるパルス信号Ｐ５を出力する。また、EX−
ORゲート27からは、これよりも半クロック周期遅れたパ
ルス信号Ｐ６が出力される。
ると、サンプリング位相調整回路３のEX−ORゲート26か
らは、位相信号CMPの立ち上がり又は立ち下がり直後の
クロック信号CKのエッジで立ち上がり、半クロック周期
後に立ち下がるパルス信号Ｐ５を出力する。また、EX−
ORゲート27からは、これよりも半クロック周期遅れたパ
ルス信号Ｐ６が出力される。
パルス信号Ｐ６は、２段のＤ−FF35,36で分周される。
この２ビットの分周出力のうち、NANDゲート31〜34に
は、夫々、Ｑ、Ｑ、QQが供給されており、NAND
ゲート31,34には信号Ｐ５が、またNANDゲート32,33には
信号Ｐ６が供給されている。従って、NANDゲート37から
は、信号Ｐ５の出力タイミングと信号Ｐ６の出力タイミ
ングとで２回ずつ交互にパルス信号Ｐ７が出力される。
この２ビットの分周出力のうち、NANDゲート31〜34に
は、夫々、Ｑ、Ｑ、QQが供給されており、NAND
ゲート31,34には信号Ｐ５が、またNANDゲート32,33には
信号Ｐ６が供給されている。従って、NANDゲート37から
は、信号Ｐ５の出力タイミングと信号Ｐ６の出力タイミ
ングとで２回ずつ交互にパルス信号Ｐ７が出力される。
このパルス信号Ｐ７がＤ−FF38のCK端子に入力される
と、Ｄ−FF38では、位相信号CMPを信号Ｐ５のタイミン
グと信号Ｐ６のタイミングとで交互にラッチする。そし
て、Ｄ−FF38でラッチされた信号Ｐ８は、次のクロック
信号CKの立ち下がりで次段のＤ−FF39にラッチされる。
このＤ−FF39のＱ出力がサンプリング信号Ｐ９として位
相比較回路４に供給される。
と、Ｄ−FF38では、位相信号CMPを信号Ｐ５のタイミン
グと信号Ｐ６のタイミングとで交互にラッチする。そし
て、Ｄ−FF38でラッチされた信号Ｐ８は、次のクロック
信号CKの立ち下がりで次段のＤ−FF39にラッチされる。
このＤ−FF39のＱ出力がサンプリング信号Ｐ９として位
相比較回路４に供給される。
従って、いま、第５図（ａ）に示すように、位相信号CM
Pがクロック信号CKのローレベル期間に変化する場合に
は、続くクロック信号CKの最初の立ち下がりとこれに続
く立ち上がりのタイミングでＤ−FF38に２回ずつ交互に
位相信号CMPがラッチされ、次のクロック信号CKの立ち
下がりでＤ−FF39に信号Ｐ８がラッチされる。この結
果、第５図（ａ）の場合には、サンプリング信号Ｐ９の
位相は振動せず、位相信号CPMの位相に対して２クロッ
クパルス分の期間Ｔ１だけ遅れたものとなる。
Pがクロック信号CKのローレベル期間に変化する場合に
は、続くクロック信号CKの最初の立ち下がりとこれに続
く立ち上がりのタイミングでＤ−FF38に２回ずつ交互に
位相信号CMPがラッチされ、次のクロック信号CKの立ち
下がりでＤ−FF39に信号Ｐ８がラッチされる。この結
果、第５図（ａ）の場合には、サンプリング信号Ｐ９の
位相は振動せず、位相信号CPMの位相に対して２クロッ
クパルス分の期間Ｔ１だけ遅れたものとなる。
位相信号CPMの位相が変化して、第５図（ｂ）に示すよ
うに、位相信号CMPがクロック信号CKのパルス幅内即ち
ハイレベル期間に変化するようになると、続くクロック
信号CKの最初の立ち上がりとこれに続く立ち下がりのタ
イミングでＤ−FF38に２回ずつ交互に位相信号CMPがラ
ッチされ、次のクロック信号CKの立ち下がりでＤ−FF39
に信号Ｐ８がラッチされる。従って、この場合には、ク
ロック信号CKの立ち下がりでラッチされた信号Ｐ８がＤ
−FF39において、これよりも１クロック周期分遅れてラ
ッチされることになるので、サンプリング信号Ｐ９の位
相は、位相信号CMPの位相に対して１クロックパルス分
の期間Ｔ２だけ遅れる場合と、２クロックパルス分の期
間Ｔ３だけ遅れる場合とがある。このため、サンプリン
グ信号Ｐ９は、その位相が時間軸方向に振動したものと
なる。
うに、位相信号CMPがクロック信号CKのパルス幅内即ち
ハイレベル期間に変化するようになると、続くクロック
信号CKの最初の立ち上がりとこれに続く立ち下がりのタ
イミングでＤ−FF38に２回ずつ交互に位相信号CMPがラ
ッチされ、次のクロック信号CKの立ち下がりでＤ−FF39
に信号Ｐ８がラッチされる。従って、この場合には、ク
ロック信号CKの立ち下がりでラッチされた信号Ｐ８がＤ
−FF39において、これよりも１クロック周期分遅れてラ
ッチされることになるので、サンプリング信号Ｐ９の位
相は、位相信号CMPの位相に対して１クロックパルス分
の期間Ｔ２だけ遅れる場合と、２クロックパルス分の期
間Ｔ３だけ遅れる場合とがある。このため、サンプリン
グ信号Ｐ９は、その位相が時間軸方向に振動したものと
なる。
更に、位相信号CMPの位相が変化して、第５図（ｃ）に
示すように、位相信号CMPがクロック信号CKのローレベ
ル期間に変化するようになると、第５図（ａ）のケース
と同様に位相信号CMPに対するサンプリング信号Ｐ９の
位相は、２クロックパルス分の期間Ｔ４だけ遅れること
になる。
示すように、位相信号CMPがクロック信号CKのローレベ
ル期間に変化するようになると、第５図（ａ）のケース
と同様に位相信号CMPに対するサンプリング信号Ｐ９の
位相は、２クロックパルス分の期間Ｔ４だけ遅れること
になる。
従って、基準位相信号PRとサンプリング信号Ｐ９との位
相差を示すカウンタ６の計数値は、第５図（ａ）の場合
には、固定的に「６」となり、第５図（ｂ）の場合に
は、「６」、「７」、「７」、「６」、…のように振動
し、第５図（ｃ）の場合には、固定的に「７」となる。
相差を示すカウンタ６の計数値は、第５図（ａ）の場合
には、固定的に「６」となり、第５図（ｂ）の場合に
は、「６」、「７」、「７」、「６」、…のように振動
し、第５図（ｃ）の場合には、固定的に「７」となる。
この計数値が平均値演算回路７に入力されると、平均値
演算回路７では、４つの計数値の平均値をとるので、第
５図（ａ）の場合は「６」、同図（ｂ）の場合には「6.
5」、同図（ｃ）の場合は「７」となる。
演算回路７では、４つの計数値の平均値をとるので、第
５図（ａ）の場合は「６」、同図（ｂ）の場合には「6.
5」、同図（ｃ）の場合は「７」となる。
このように、本実施例の装置によれば、クロック信号CK
の周波数は高めなくても、実質的な測定分解能を倍に高
めることができる。
の周波数は高めなくても、実質的な測定分解能を倍に高
めることができる。
なお、本発明は上述した実施例に限定されるものではな
い。即ち、上記実施例では、基準位相信号PRと、サンプ
リング信号Ｐ９との間の位相差に相当するパルス幅の位
相差信号PDがアクティブである期間をカウンタ６で計数
して位相差を求めるようにしたが、第６図に示すよう
に、基準位相に同期して基準位相からの位相差を示す計
数値を連続的に出力するカウンタ41を設け、第１図と同
様のサンプリング位相調整回路42からのサンプリング信
号Ｐ９の立ち上がり及び立ち下がりタイミングを利用し
て、サンプリング回路43でカウンタ41の計数値をサンプ
リングするようにしても良い。
い。即ち、上記実施例では、基準位相信号PRと、サンプ
リング信号Ｐ９との間の位相差に相当するパルス幅の位
相差信号PDがアクティブである期間をカウンタ６で計数
して位相差を求めるようにしたが、第６図に示すよう
に、基準位相に同期して基準位相からの位相差を示す計
数値を連続的に出力するカウンタ41を設け、第１図と同
様のサンプリング位相調整回路42からのサンプリング信
号Ｐ９の立ち上がり及び立ち下がりタイミングを利用し
て、サンプリング回路43でカウンタ41の計数値をサンプ
リングするようにしても良い。
この場合でも、サンプリング信号Ｐ９の位相が時間軸方
向に振動することによって、サンプリング回路43でサン
プリングされる計数値が振動し、この結果、クロック信
号CKの周波数を高めることなしに、平均値演算回路44で
得られる測定値の分解能を高めることができる。
向に振動することによって、サンプリング回路43でサン
プリングされる計数値が振動し、この結果、クロック信
号CKの周波数を高めることなしに、平均値演算回路44で
得られる測定値の分解能を高めることができる。
［発明の効果］ 以上述べたように、本発明によれば、基準位相に対して
検出すべき位相を時間軸方向に振動させるようにしたの
で、計数手段での計数値も振動し、その平均値を求める
ことにより、クロック信号の周波数は高めなくても、実
質的な検出分解能を向上させることができる。
検出すべき位相を時間軸方向に振動させるようにしたの
で、計数手段での計数値も振動し、その平均値を求める
ことにより、クロック信号の周波数は高めなくても、実
質的な検出分解能を向上させることができる。
従って、本発明によれば、低消費電力で高分解能の位相
差検出回路を提供することができるという効果を奏す
る。
差検出回路を提供することができるという効果を奏す
る。
第１図は本発明の第１の実施例に係る位相差検出回路を
使用した変位測定装置のブロック図、第３図は同変位測
定装置における静電容量式センサの模式図、第３図は同
センサに供給される駆動信号の波形図、第４図は同位相
差検出回路におけるサンプリング位相調整回路の詳細ブ
ロック図、第５図は同サンプリング位相調整回路の動作
を示すタイミング図、第６図は本発明の第２の実施例に
係る位相差検出回路のブロック図である。 1;静電容量式センサ、2;位相検出回路、3,42;サンプリ
ング位相調整回路、4;位相比較回路、5;基準位相生成回
路、6,41;カウンタ、7,44;平均値演算回路、8;位相差検
出回路、11;スケール、12;スライダ、13;供給電極、14;
検出電極、15;受信電極
使用した変位測定装置のブロック図、第３図は同変位測
定装置における静電容量式センサの模式図、第３図は同
センサに供給される駆動信号の波形図、第４図は同位相
差検出回路におけるサンプリング位相調整回路の詳細ブ
ロック図、第５図は同サンプリング位相調整回路の動作
を示すタイミング図、第６図は本発明の第２の実施例に
係る位相差検出回路のブロック図である。 1;静電容量式センサ、2;位相検出回路、3,42;サンプリ
ング位相調整回路、4;位相比較回路、5;基準位相生成回
路、6,41;カウンタ、7,44;平均値演算回路、8;位相差検
出回路、11;スケール、12;スライダ、13;供給電極、14;
検出電極、15;受信電極
Claims (2)
- 【請求項１】検出すべき位相と基準位相との間の位相差
をクロック信号の計数動作によって求める位相差検出回
路において、前記検出すべき位相が前記クロック信号の
パルス幅内にあるとき前記基準位相に対して前記検出す
べき位相を時間軸方向に振動させる位相調整手段と、こ
の手段によって振動された検出すべき位相と前記基準位
相との間の位相差を計数する計数手段と、前記計数手段
の計数値の平均値を算出する演算手段とを具備したこと
を特徴とする位相差検出回路。 - 【請求項２】前記位相調整手段は、前記検出すべき位相
が変化して前記計数手段の計数値が１だけ変化するまで
の間に前記検出すべき位相を１クロック周期分だけ時間
軸方向に振動させるものであることを特徴とする請求項
１記載の位相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14761790A JPH0664100B2 (ja) | 1990-06-06 | 1990-06-06 | 位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14761790A JPH0664100B2 (ja) | 1990-06-06 | 1990-06-06 | 位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0440377A JPH0440377A (ja) | 1992-02-10 |
| JPH0664100B2 true JPH0664100B2 (ja) | 1994-08-22 |
Family
ID=15434377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14761790A Expired - Lifetime JPH0664100B2 (ja) | 1990-06-06 | 1990-06-06 | 位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664100B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015016601A1 (de) | 2015-01-19 | 2016-07-21 | Mitutoyo Corporation | Verschiebungsmessvorrichtung und Verschiebungsmessverfahren |
-
1990
- 1990-06-06 JP JP14761790A patent/JPH0664100B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015016601A1 (de) | 2015-01-19 | 2016-07-21 | Mitutoyo Corporation | Verschiebungsmessvorrichtung und Verschiebungsmessverfahren |
| US9851224B2 (en) | 2015-01-19 | 2017-12-26 | Mitutoyo Corporation | Displacement measuring device and displacement measuring method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440377A (ja) | 1992-02-10 |
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