JPH04373162A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04373162A JPH04373162A JP17585391A JP17585391A JPH04373162A JP H04373162 A JPH04373162 A JP H04373162A JP 17585391 A JP17585391 A JP 17585391A JP 17585391 A JP17585391 A JP 17585391A JP H04373162 A JPH04373162 A JP H04373162A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- level
- power supply
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ディジタル型の半導体集積回路装置に関す
る。
関し、特に、ディジタル型の半導体集積回路装置に関す
る。
【０００２】
【従来の技術】この種従来の半導体集積回路装置では、
初段の入力回路を、他の回路への電源配線とは異なる初
段用専用電源配線により給電することが行われてきた。 図４は、従来の半導体集積回路装置を示すブロック図で
ある。同図に示されるように、半導体集積回路装置３に
は、周辺に外部電源４と接続される電源パッドＶａと接
地パッドＧａおよび信号が入力される入力パッドＮが設
けられ、また内部にそれぞれＭＯＳ型トランジスタで構
成された入力保護回路Ｈ、初段入力回路Ｓおよびその他
の機能回路５が設けられている。
初段の入力回路を、他の回路への電源配線とは異なる初
段用専用電源配線により給電することが行われてきた。 図４は、従来の半導体集積回路装置を示すブロック図で
ある。同図に示されるように、半導体集積回路装置３に
は、周辺に外部電源４と接続される電源パッドＶａと接
地パッドＧａおよび信号が入力される入力パッドＮが設
けられ、また内部にそれぞれＭＯＳ型トランジスタで構
成された入力保護回路Ｈ、初段入力回路Ｓおよびその他
の機能回路５が設けられている。
【０００３】そして、初段入力回路Ｓは、電源パッドＶ
ａから延びる電源線Ｖ１と接地パッドＧａから延びる接
地線Ｇ１とで給電され、入力保護回路Ｈと他の機能回路
５は、電源パッドＶａから延びる他の電源線Ｖ２と接地
パッドＧａから延びる他の接地線Ｇ２とで給電される。
ａから延びる電源線Ｖ１と接地パッドＧａから延びる接
地線Ｇ１とで給電され、入力保護回路Ｈと他の機能回路
５は、電源パッドＶａから延びる他の電源線Ｖ２と接地
パッドＧａから延びる他の接地線Ｇ２とで給電される。
【０００４】ここで、各電源線Ｖ１、Ｖ２および接地線
Ｇ１、Ｇ２には、図４に示されるように、インダクタン
スＬ１乃至Ｌ４が寄生している。
Ｇ１、Ｇ２には、図４に示されるように、インダクタン
スＬ１乃至Ｌ４が寄生している。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、外部電源４や機能回路５のノイズに
よって電源電位、接地電位に落ち・浮きが生じると動作
が不安定になり誤動作を起こす恐れがあった。図５は、
電源線Ｖ１の電位（ＶＣＣレベル）と接地線Ｇ１の電位
（ＧＮＤレベル）に生じる落ち・浮きと、そのときの初
段入力回路Ｓの入力点ａのレベルの揺れとの関係を示す
波形図である。
集積回路装置では、外部電源４や機能回路５のノイズに
よって電源電位、接地電位に落ち・浮きが生じると動作
が不安定になり誤動作を起こす恐れがあった。図５は、
電源線Ｖ１の電位（ＶＣＣレベル）と接地線Ｇ１の電位
（ＧＮＤレベル）に生じる落ち・浮きと、そのときの初
段入力回路Ｓの入力点ａのレベルの揺れとの関係を示す
波形図である。
【０００６】図５に示すように、初段入力回路の接続さ
れている電源線Ｖ１のＶＣＣレベルに落ちＯが生じた場
合、電源線Ｖ１と入力保護回路の接続されている電源線
Ｖ２とではその寄生インダクタンスＬ１、Ｌ２のインダ
クタンス値が異なるため、ＶＣＣレベルの落ちとａ点の
入力波形の揺れＸ１との間には位相差Ｔ１が生じる。
れている電源線Ｖ１のＶＣＣレベルに落ちＯが生じた場
合、電源線Ｖ１と入力保護回路の接続されている電源線
Ｖ２とではその寄生インダクタンスＬ１、Ｌ２のインダ
クタンス値が異なるため、ＶＣＣレベルの落ちとａ点の
入力波形の揺れＸ１との間には位相差Ｔ１が生じる。
【０００７】初段入力回路Ｓは、ＶＣＣレベルと入力レ
ベルのレベル差Ａ１が、入力レベルとＧＮＤレベルのレ
ベル差Ａ２より大きい場合に“Ｌｏｗ”レベルと感知し
ているのであるが、ＶＣＣレベルの落ちＯが発生し、こ
の落ちと入力波形の揺れＸ１との間に位相差がある場合
、レベル差Ａ１がレベル差Ａ２より小さくなるため、入
力レベルが“Ｌｏｗ”であっても、この回路は“Ｈｉｇ
ｈ”レベルと感知してしまう。
ベルのレベル差Ａ１が、入力レベルとＧＮＤレベルのレ
ベル差Ａ２より大きい場合に“Ｌｏｗ”レベルと感知し
ているのであるが、ＶＣＣレベルの落ちＯが発生し、こ
の落ちと入力波形の揺れＸ１との間に位相差がある場合
、レベル差Ａ１がレベル差Ａ２より小さくなるため、入
力レベルが“Ｌｏｗ”であっても、この回路は“Ｈｉｇ
ｈ”レベルと感知してしまう。
【０００８】また、ＧＮＤレベルの浮きＵが生じた場合
においても、接地線Ｇ１、Ｇ２に寄生するインダクタン
スＬ３、Ｌ４のインダクタンス値が異なるため、ＧＮＤ
レベルの浮きＵとａ点の入力波形の揺れＸ２との間には
位相差Ｔ２が生じる。
においても、接地線Ｇ１、Ｇ２に寄生するインダクタン
スＬ３、Ｌ４のインダクタンス値が異なるため、ＧＮＤ
レベルの浮きＵとａ点の入力波形の揺れＸ２との間には
位相差Ｔ２が生じる。
【０００９】初段入力回路Ｓは、ＧＮＤレベルと入力レ
ベルのレベル差Ｂ１が入力レベルとＶＣＣレベルのレベ
ル差Ｂ２より大きい場合に“Ｈｉｇｈ”レベルと感知す
るのであるが、ＧＮＤレベルの浮きＵが発生した際、レ
ベル差Ｂ１がレベル差Ｂ２より小さくなり、従って、こ
の回路は入力レベルが“Ｈｉｇｈ”であっても、“Ｌｏ
ｗ”レベルと感知してしまう。
ベルのレベル差Ｂ１が入力レベルとＶＣＣレベルのレベ
ル差Ｂ２より大きい場合に“Ｈｉｇｈ”レベルと感知す
るのであるが、ＧＮＤレベルの浮きＵが発生した際、レ
ベル差Ｂ１がレベル差Ｂ２より小さくなり、従って、こ
の回路は入力レベルが“Ｈｉｇｈ”であっても、“Ｌｏ
ｗ”レベルと感知してしまう。
【００１０】よって、本発明の課題とするところは、ノ
イズ等によって初段入力回路に係る電源線や接地線の電
位に落ち・浮きが生じても、その落ち・浮きと入力信号
レベルの揺れとの間に位相差を生じさせないようにして
誤動作の発生を防止することである。
イズ等によって初段入力回路に係る電源線や接地線の電
位に落ち・浮きが生じても、その落ち・浮きと入力信号
レベルの揺れとの間に位相差を生じさせないようにして
誤動作の発生を防止することである。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置では、上述した課題を解決するために、入力保護回
路の電源線および接地線を初段入力回路の電源線および
接地線とのみ直接接続する構成をとる。
装置では、上述した課題を解決するために、入力保護回
路の電源線および接地線を初段入力回路の電源線および
接地線とのみ直接接続する構成をとる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。同図において、図４の部分と同等のもの
には同一の符号が付されている。
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。同図において、図４の部分と同等のもの
には同一の符号が付されている。
【００１３】図１に示されるように、本実施例の半導体
集積回路装置１においては、初段入力回路Ｓと入力保護
回路Ｈとは共に電源線Ｖ３と接地線Ｇ３との間に接続さ
れている。また、その他の機能回路５は、電源線Ｖ４と
接地線Ｇ４との間に接続されている。
集積回路装置１においては、初段入力回路Ｓと入力保護
回路Ｈとは共に電源線Ｖ３と接地線Ｇ３との間に接続さ
れている。また、その他の機能回路５は、電源線Ｖ４と
接地線Ｇ４との間に接続されている。
【００１４】図１に示されるように、電源線Ｖ３と接地
線Ｇ３とにはそれぞれインダクタンスＬ１１とＬ１２が
寄生している。
線Ｇ３とにはそれぞれインダクタンスＬ１１とＬ１２が
寄生している。
【００１５】図２は、図１の実施例における、ＶＣＣレ
ベルとＧＮＤレベルに落ち・浮きが生じたときのそれら
の電圧波形とａ点の入力波形との関係を示す図である。 同図に示されるように、ノイズによりＶＣＣレベルに落
ちＯが生じた場合、ａ点の入力波形もこれと同位相でＧ
ＮＤレベル側に揺れる。このため、ａ点の入力波形が“
Ｌｏｗ”レベルであるなら、ＶＣＣレベルとａ点のレベ
ル差Ａ１とａ点のレベルとＧＮＤレベルとのレベル差Ａ
２との関係では、ノイズに関係なく常にＡ１の方が大き
くなり、初段入力回路Ｓは“Ｌｏｗ”レベルを感知する
。
ベルとＧＮＤレベルに落ち・浮きが生じたときのそれら
の電圧波形とａ点の入力波形との関係を示す図である。 同図に示されるように、ノイズによりＶＣＣレベルに落
ちＯが生じた場合、ａ点の入力波形もこれと同位相でＧ
ＮＤレベル側に揺れる。このため、ａ点の入力波形が“
Ｌｏｗ”レベルであるなら、ＶＣＣレベルとａ点のレベ
ル差Ａ１とａ点のレベルとＧＮＤレベルとのレベル差Ａ
２との関係では、ノイズに関係なく常にＡ１の方が大き
くなり、初段入力回路Ｓは“Ｌｏｗ”レベルを感知する
。
【００１６】また、入力レベルが“Ｈｉｇｈ”レベルの
ときにＧＮＤレベルの浮きが生じた場合も、ＶＣＣレベ
ル、ＧＮＤレベルとａ点の入力レベルとのレベル差Ｂ２
、Ｂ１の関係が反転することはなく、初段入力回路Ｓは
正しく“Ｈｉｇｈ”レベルを感知する。
ときにＧＮＤレベルの浮きが生じた場合も、ＶＣＣレベ
ル、ＧＮＤレベルとａ点の入力レベルとのレベル差Ｂ２
、Ｂ１の関係が反転することはなく、初段入力回路Ｓは
正しく“Ｈｉｇｈ”レベルを感知する。
【００１７】図３は、本発明の第２の実施例を示すブロ
ック図である。本実施例の半導体集積回路装置２では、
電源パッドと接地パッドとがそれぞれ２個ずつ設けられ
ており、電源パッドＶｂは電源線Ｖ３とのみ、また接地
パッドＧｂは接地線Ｇ３とのみ接続され、そして電源パ
ッドＶｃは電源線Ｖ４と、接地パッドＧｃは接地線Ｇ４
とのみ接続されている。
ック図である。本実施例の半導体集積回路装置２では、
電源パッドと接地パッドとがそれぞれ２個ずつ設けられ
ており、電源パッドＶｂは電源線Ｖ３とのみ、また接地
パッドＧｂは接地線Ｇ３とのみ接続され、そして電源パ
ッドＶｃは電源線Ｖ４と、接地パッドＧｃは接地線Ｇ４
とのみ接続されている。
【００１８】そして、初段入力回路Ｓと入力保護回路Ｈ
は、電源線Ｖ３と接地線Ｇ３との間に接続され、その他
の機能回路５は、電源線Ｖ４と接地線Ｇ４との間に接続
されている。
は、電源線Ｖ３と接地線Ｇ３との間に接続され、その他
の機能回路５は、電源線Ｖ４と接地線Ｇ４との間に接続
されている。
【００１９】図３において、Ｌ２１、Ｌ２２は、それぞ
れ電源線Ｖ３と接地線Ｇ３とに寄生するインダクタンス
である。
れ電源線Ｖ３と接地線Ｇ３とに寄生するインダクタンス
である。
【００２０】本実施例は、上記のように構成したことに
より、先の実施例と同様の効果が得らえる外、他の機能
回路５への給電線（Ｖ４、Ｇ４）が接続されるパッドを
、入力保護回路Ｈおよび初段入力回路への給電線（Ｖ３
、Ｇ３）が接続されるパッドから分離したことにより、
その他の機能回路５のノイズによる電源線Ｖ３および接
地線Ｇ３のレベルの落ち・浮きを軽減する効果も得られ
る。
より、先の実施例と同様の効果が得らえる外、他の機能
回路５への給電線（Ｖ４、Ｇ４）が接続されるパッドを
、入力保護回路Ｈおよび初段入力回路への給電線（Ｖ３
、Ｇ３）が接続されるパッドから分離したことにより、
その他の機能回路５のノイズによる電源線Ｖ３および接
地線Ｇ３のレベルの落ち・浮きを軽減する効果も得られ
る。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、入力保護回路と初段入力回路の電源線と
接地線を他の回路の接続されない専用給電線としたもの
であるので、本発明によれば、初段入力回路において、
電源レベル、接地レベルの落ち・浮きと入力波形の揺れ
との位相差を小さくすることができる。従って、本発明
によれば、初段入力回路の誤感知を防止することができ
、半導体集積回路装置の回路動作を安定化させることが
できる。
積回路装置は、入力保護回路と初段入力回路の電源線と
接地線を他の回路の接続されない専用給電線としたもの
であるので、本発明によれば、初段入力回路において、
電源レベル、接地レベルの落ち・浮きと入力波形の揺れ
との位相差を小さくすることができる。従って、本発明
によれば、初段入力回路の誤感知を防止することができ
、半導体集積回路装置の回路動作を安定化させることが
できる。
【図１】 本発明の第１の実施例を示すブロック図。
【図２】 本発明の第１の実施例の動作説明図。
【図３】 本発明の第２の実施例を示すブロック図。
【図４】 従来例のブロック図。
【図５】 従来例の動作説明図。
１、２、３…半導体集積回路装置、 ４…外部電
源、 ５…その他の機能回路、 Ｖ１、Ｖ
２、Ｖ３、Ｖ４…電源線、 Ｇ１、Ｇ２、Ｇ３、
Ｇ４…接地線、 Ｈ…入力保護回路、 Ｓ
…初段入力回路、 Ｎ…入力パッド、Ｖａ、Ｖｂ
、Ｖｃ…電源パッド、 Ｇａ、Ｇｂ、Ｇｃ…接地
パッド。
源、 ５…その他の機能回路、 Ｖ１、Ｖ
２、Ｖ３、Ｖ４…電源線、 Ｇ１、Ｇ２、Ｇ３、
Ｇ４…接地線、 Ｈ…入力保護回路、 Ｓ
…初段入力回路、 Ｎ…入力パッド、Ｖａ、Ｖｂ
、Ｖｃ…電源パッド、 Ｇａ、Ｇｂ、Ｇｃ…接地
パッド。
Claims (3)
- 【請求項１】 半導体基板上に、入力保護回路、初段
入力回路および他の機能回路が構成されている半導体集
積回路装置において、前記入力保護回路と前記初段入力
回路とは他の回路が接続されていない共通の電源線と共
通の接地線とで給電されていること特徴とする半導体集
積回路装置。 - 【請求項２】 前記他の機能回路が、前記共通電源線
の接続されていない電源パッドから延びる電源線と前記
共通接地線の接続されていない接地パッドから延びる接
地線とによって給電されている請求項１記載の半導体集
積回路装置。 - 【請求項３】 前記入力保護回路、前記初段入力回路
および前記他の機能回路がＭＯＳ型素子によって構成さ
れている請求項１または２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17585391A JPH04373162A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17585391A JPH04373162A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373162A true JPH04373162A (ja) | 1992-12-25 |
Family
ID=16003348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17585391A Pending JPH04373162A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373162A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1991
- 1991-06-21 JP JP17585391A patent/JPH04373162A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
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