JPH0437054A - 半田層の形成方法 - Google Patents

半田層の形成方法

Info

Publication number
JPH0437054A
JPH0437054A JP2143352A JP14335290A JPH0437054A JP H0437054 A JPH0437054 A JP H0437054A JP 2143352 A JP2143352 A JP 2143352A JP 14335290 A JP14335290 A JP 14335290A JP H0437054 A JPH0437054 A JP H0437054A
Authority
JP
Japan
Prior art keywords
solder
toublet
pellet
layer
tablet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2143352A
Other languages
English (en)
Inventor
Masami Saito
斉藤　政美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
Priority to JP2143352A priority Critical patent/JPH0437054A/ja
Publication of JPH0437054A publication Critical patent/JPH0437054A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リードフレームの放熱板に半導体ベレットを
固着するための半田層の形成方法に関し、詳しくは、半
田の原形である半田タブレットの表面に酸化膜が形成さ
れていても、酸化膜を除去して、半田タブレットが放熱
板上のペレットマウント部と確実に接合するようにした
半田層の形成方法に関する。
〔従来の技術〕
半導体装置は、第６図に示すように、リードフレーム（
１）の放熱板（２）上面中央のペレットマウント部（３
）に、半導体ベレット（４）が半田（５）によって固着
されて製造される。
放熱板（２）上のペレットマウント部（３）に、所望の
厚さの半田（５）を積層するため、第７図に示すように
、ペレットマウント部（３）の端部に突起（３ａ）を突
設したり、又は、第８図に示すように、ペレットマウン
ト部（３）を凹陥部（３ｂ）としている。このような突
起（３ａ）の間、又は、凹陥部（３ｂ）内に半田タブレ
フト（６）を供給し、半田タブレット（６）を加熱、熔
融することによって、ペレットマウント部（３）上に、
一定の厚さの半田（５）が積層される。このような半田
（５）上に半導体ベレット（４）を供給し、半田（５）
を加熱した後、凝固させると半導体ベレット（４）がペ
レットマウント！　　（４）上に固着される。
〔発明が解決しようとするＸＩｌ！題］放熱板（２）上
のペレットマウント部（３）へは、半田タブレット（６
）が供給された後、加熱、溶融することによって半田（
５）が積層される。
しかし、半田タブレフト（６）は長期間大気中に保管さ
れており、その表面が酸化されているから、半田タブレ
ット（６）を加熱、溶融して、平田（５）をベレットマ
ウント５（３）上に積層すると、半田（５）とペレット
マウント部（３）との間に一種の断熱層〔図示せず〕が
形成され、半導体ベレ７）（４）で発生した熱を放熱板
（２）へ、伝熱できないといった不具合があった。
そこで本発明は、半田と放熱板との間に断熱層が形成さ
れないようにした半田層の形成方法を提供することを目
的とする。
〔課題を解決するための手段〕
本発明上記目的を達成するため、放熱板を兼ねるペレッ
トマウント部にプレスにより少くとも側面に金属露出部
を有する凹凸を形成し、この凹凸に半田タブレフトを圧
着してペレットマウント部に半田素地を密着させて半田
層を形成することを特徴とする半田層の形成方法を提供
する。
Ｃ作用〕 半田タブレットの表面に酸化膜が形成されていても、こ
の酸化膜は、半田タブレットがペレットマウント部に形
成した角張った凹凸に圧入校合される際に、角部で削り
取られ、半田タブレフトの素地と、放熱板上のベレット
マウント部素地とが直接に接合する。
〔実施例〕
本発明に係る一実施例を第１図乃至第４図を参照して説
明する。但し、従来と同一部分は同一符号を附して、そ
の説明を省略する。
本発明を実施するためには、リードフレーム１））の放
熱板（１２）上面中央のペレットマウント部（１３）に
、プレス成形により角部（１４）と凹部（１５）とから
なる凹凸（１０）を形成する。凹部（１５）の側面は、
少なくとも金Ｈ露出部（１５ａ）を有する。
このようなベレットマウント部（工３）に、第１図に示
すように、半田タブレフト（６）を供給する。
そして、第２図に示すように、圧着機構（］６）によっ
て、ペレットマウント部（１３）上の半田タブレット（
６）を押圧する。すると、半田タブレフト（６）が凹部
（１５）内に圧入楔合し、充填、圧着される。このとき
、半田タブレット（６）の表面に酸化膜が形成されてい
ても、この酸化膜は半田タブレフ１−（６）が凹部（１
５）内に圧入校合する際に、角部（工４）で削られ、半
田タブレフト（６）の素地が露出する。この露出した半
田タブレット（６）の素地が、四部（１５）の側壁面と
接合し、半田（５）と放熱板（２）との間に断熱層が介
在することなく、半田層が形成される。
半田タブレフト（６ンの上面は、第３図に示すように、
粗面なパンチ（１７）を押圧することにょフて、酸化膜
を除去する、 そして、酸化膜が除去された半田タブレフ）（６）を加
熱溶融し、第４図に示すように、半導体ベレット（４）
を半田（５）によって、ペレットマウント部（１３）に
固着する。
半導体ベレット（４）で発生した熱は、半田（５）と放
熱板（１２）との間に断熱層が介在していないため、確
実に放熱板（１２）へ伝熱される。
尚、ペレットマウント部（１３）に形成する凹部（１５
）及び半田タブレフト（６）は、形状を限定するもので
はない。例えば、第５図に示すように、ペレットマウン
ト部（１３）に円形の窪状の凹部（１５）を形成し、そ
の凹部（１５）の内径よりも若干大きな直径の軸部（６
ａ）を有するリベット状の半田タブレット（６）を、そ
のペレットマウント部（１３）に、充填、圧着してもよ
い。凹部（１５）の側面は金属露出部（ｉ５ａ）であり
、半田タブレフト（６）の細部（６ａ）をペレットマウ
ント部（１３）の凹部（１５）内に圧入校合する際に、
軸部（６ａ）に形成された酸化膜がペレットマウント部
（１３）の凹部（１５）の金ａＸ出部（１５ａ）で削ら
れ、半田（５）と放熱板（１２）との間に断熱層が介在
しなくなる。
〔発明の効果〕
本発明によれば、半田と放熱板との間に断熱層が形成さ
れず、半田に固着される半導体ベレットで発生した熱が
確実に放熱板へ伝熱されるため、半導体ベレットの発熱
に起因する半導体装置の故障を解消することができる。
【図面の簡単な説明】
第１図及びｇＮｚ図は本発明に係る半田層形成方法を説
明する断面図、第３図は半田タブレフトの上面に形成さ
れた酸化膜を除去する際の断面図、第４図は、半導体ベ
レットを固着した際の断面図、第５図は変形例を示す断
面図である。 ｊ８６図はリードフレームに半導体ベレットを固着した
際の斜視図、第７図及び第８図は従来のリードフレーム
の断面図である。 （６）−半田タブレット、 １））・−リードフレーム、 （１２）−・・放熱板、 （１３）　−ベレットマウント部、 （１５）　−凹部、 （１５２Ｌ−−・金属露出部。 特　許　出　願　人　　関西日本電気株式会社代　　　
　理　　　　人　　江　　　原　　　省　　吾故Ｐ伍１
２ １５　［！ｌ］叩

Claims (1)

    【特許請求の範囲】
  1. １）放熱板を兼ねるペレットマウント部にプレスにより
    少くとも側面に金属露出部を有する凹凸を形成し、この
    凹凸に半田タブレットを圧着してペレットマウント部に
    半田素地を密着させて半田層を形成することを特徴とす
    る半田層の形成方法。
JP2143352A 1990-05-31 1990-05-31 半田層の形成方法 Pending JPH0437054A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2143352A JPH0437054A (ja) 1990-05-31 1990-05-31 半田層の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2143352A JPH0437054A (ja) 1990-05-31 1990-05-31 半田層の形成方法

Publications (1)

Publication Number Publication Date
JPH0437054A true JPH0437054A (ja) 1992-02-07

Family

ID=15336793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2143352A Pending JPH0437054A (ja) 1990-05-31 1990-05-31 半田層の形成方法

Country Status (1)

Country Link
JP (1) JPH0437054A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386081B1 (ko) * 2000-01-05 2003-06-09 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
WO2010047010A1 (ja) * 2008-10-22 2010-04-29 パナソニック株式会社 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5068060A (ja) * 1973-10-17 1975-06-07
JPS5115855B2 (ja) * 1971-12-22 1976-05-20

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5115855B2 (ja) * 1971-12-22 1976-05-20
JPS5068060A (ja) * 1973-10-17 1975-06-07

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386081B1 (ko) * 2000-01-05 2003-06-09 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
WO2010047010A1 (ja) * 2008-10-22 2010-04-29 パナソニック株式会社 半導体装置及びその製造方法

Similar Documents

Publication Publication Date Title
JPH10303252A (ja) 半導体装置
JP2003258166A (ja) 半導体装置
TW459317B (en) Joint structure between film substrate semiconductor chip and manufacturing method
JPH03230552A (ja) 半導体素子実装用接合材
JP2007035865A (ja) 半導体パッケージとその製造方法
JPH0437054A (ja) 半田層の形成方法
JP4430523B2 (ja) 熱拡散シート
GB2277894A (en) Punch for transfer of insulating film to lead frame
JPH02146757A (ja) 半導体装置
JP2013206965A (ja) プリント基板の製造方法
JP4016867B2 (ja) 半導体装置
TWI286805B (en) Chip package and package process thereof
JP6597056B2 (ja) 半導体実装装置の加熱ヘッダ及び半導体の接合方法
JPS63317668A (ja) スパッタリング用タ−ゲット
JP2698259B2 (ja) ヒートシンクの製造方法
JPH0438859A (ja) 電子部品組立構造及びその組立方法
JP2002057280A (ja) 半導体装置
JP2004006935A (ja) 封止部材の製造方法、およびその封止部材を用いた半導体装置の製造方法
JPH0969618A (ja) Ｃｃｄ固体撮像素子パッケージ及びその封止方法
TWI720653B (zh) 薄型均溫板
JP3558498B2 (ja) 半導体装置の製造方法
JPS6259887B2 (ja)
JP2830824B2 (ja) バンプ付きワークの実装方法および実装構造
JPH0766327A (ja) 放熱板を有する半導体装置及び放熱板の製造方法
JP2008091650A (ja) フリップチップ実装方法、および半導体パッケージ