JPH04369862A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04369862A JPH04369862A JP3174505A JP17450591A JPH04369862A JP H04369862 A JPH04369862 A JP H04369862A JP 3174505 A JP3174505 A JP 3174505A JP 17450591 A JP17450591 A JP 17450591A JP H04369862 A JPH04369862 A JP H04369862A
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- JP
- Japan
- Prior art keywords
- input signal
- semiconductor integrated
- integrated circuit
- signal line
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000000295 complement effect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は入力信号を制御する相
補的な制御信号を必要とする半導体集積回路における、
入力信号及び相補的な制御信号の配線方法とパッドの配
置方法に関するものである。
補的な制御信号を必要とする半導体集積回路における、
入力信号及び相補的な制御信号の配線方法とパッドの配
置方法に関するものである。
【０００２】
【従来の技術】図２（ａ） は従来のＡ／Ｄコンバータ
のパッドを含めたチップ構成を示す図であり、図におい
て、１はＡ／Ｄコンバータの本体部分、２はＡ／Ｄコン
バータの入力または出力用のパッド群であり、そのうち
２ａがアナログ入力信号用のパッド、２ｂは制御信号Ｐ
Ａ用のパッド、２ｃは制御信号／ＰＡ用のパッドである
。３ａはアナログ入力信号線、３ｂは制御信号ＰＡ線、
３ｃは制御信号／ＰＡ線、４は配線３ａ−３ｂ間容量、
５は配線３ａ−３ｃ間容量、６はパッド２ａ−２ｂ間容
量、７はパッド２ａ−２ｃ間容量を表わす。また、図２
（ｂ） は図２（ａ） のＡ／Ｄコンバータ本体部分を
構成するチョッパ型比較器の一例を示したもので、図に
おいて、８は基準信号端子、９はアナログ入力信号端子
、１０，１１，１３はトランスミッションゲート（以下
ＴＧ１，ＴＧ２，ＴＧ３とする）、１２は結合容量、１
４，１５，１６はインバータ回路である。制御信号ＰＡ
，／ＰＡはこのチョッパ型比較器のＴＧ１，ＴＧ２，Ｔ
Ｇ３のオン・オフを制御する信号であり、図２（ｃ）
のような相補的な動作波形を呈する。
のパッドを含めたチップ構成を示す図であり、図におい
て、１はＡ／Ｄコンバータの本体部分、２はＡ／Ｄコン
バータの入力または出力用のパッド群であり、そのうち
２ａがアナログ入力信号用のパッド、２ｂは制御信号Ｐ
Ａ用のパッド、２ｃは制御信号／ＰＡ用のパッドである
。３ａはアナログ入力信号線、３ｂは制御信号ＰＡ線、
３ｃは制御信号／ＰＡ線、４は配線３ａ−３ｂ間容量、
５は配線３ａ−３ｃ間容量、６はパッド２ａ−２ｂ間容
量、７はパッド２ａ−２ｃ間容量を表わす。また、図２
（ｂ） は図２（ａ） のＡ／Ｄコンバータ本体部分を
構成するチョッパ型比較器の一例を示したもので、図に
おいて、８は基準信号端子、９はアナログ入力信号端子
、１０，１１，１３はトランスミッションゲート（以下
ＴＧ１，ＴＧ２，ＴＧ３とする）、１２は結合容量、１
４，１５，１６はインバータ回路である。制御信号ＰＡ
，／ＰＡはこのチョッパ型比較器のＴＧ１，ＴＧ２，Ｔ
Ｇ３のオン・オフを制御する信号であり、図２（ｃ）
のような相補的な動作波形を呈する。
【０００３】次にチョッパ型比較器の動作について説明
する。チョッパ型比較器は結合容量ＣＣ を用いてアナ
ログ入力信号と基準信号とを比較するものであり、例え
ば基準信号よりアナログ入力信号が大きければＨＩＧＨ
、小さければＬＯＷの信号を出力端子１７より出力する
。 いま、ＰＡがＬＯＷ（／ＰＡがＨＩＧＨ）の場合はＴＧ
１がオン，ＴＧ２がオフ、ＴＧ３がオンして基準信号端
子８より基準信号を通過させるので、ＣＣ にはこれに
応じた電荷が蓄積される。次にＰＡがＨＩＧＨ（／ＰＡ
がＬＯＷ）になるとＴＧ１がオフ、ＴＧ２がオン、ＴＧ
３がオフしてアナログ入力信号端子９よりアナログ入力
信号を通過させるので、ＣＣ にはアナログ入力信号と
基準信号との差に応じた電荷が残り、インバータ回路１
４〜１６を介して出力端子１７より出力される。このよ
うな相補的な制御信号ＰＡ，／ＰＡはＡ／Ｄコンバータ
には必要不可欠な信号であり、Ａ／Ｄコンバータを高速
，高精度に動作させるには制御信号レートの高速化に伴
って顕著になる制御信号ＰＡ，／ＰＡからのノイズの影
響を抑える必要がある。
する。チョッパ型比較器は結合容量ＣＣ を用いてアナ
ログ入力信号と基準信号とを比較するものであり、例え
ば基準信号よりアナログ入力信号が大きければＨＩＧＨ
、小さければＬＯＷの信号を出力端子１７より出力する
。 いま、ＰＡがＬＯＷ（／ＰＡがＨＩＧＨ）の場合はＴＧ
１がオン，ＴＧ２がオフ、ＴＧ３がオンして基準信号端
子８より基準信号を通過させるので、ＣＣ にはこれに
応じた電荷が蓄積される。次にＰＡがＨＩＧＨ（／ＰＡ
がＬＯＷ）になるとＴＧ１がオフ、ＴＧ２がオン、ＴＧ
３がオフしてアナログ入力信号端子９よりアナログ入力
信号を通過させるので、ＣＣ にはアナログ入力信号と
基準信号との差に応じた電荷が残り、インバータ回路１
４〜１６を介して出力端子１７より出力される。このよ
うな相補的な制御信号ＰＡ，／ＰＡはＡ／Ｄコンバータ
には必要不可欠な信号であり、Ａ／Ｄコンバータを高速
，高精度に動作させるには制御信号レートの高速化に伴
って顕著になる制御信号ＰＡ，／ＰＡからのノイズの影
響を抑える必要がある。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているが、アナログ入力信号及
び相補的な制御信号の配線、パッドに関してはあまり考
慮されていなかった。このため、相補的な制御信号から
入力信号に配線間容量４，５及びパッド間容量６，７を
介して伝わるノイズは相対的に偏ったものとなり、入力
信号に伝わるノイズの影響がそれぞれ異なる。その結果
、入力信号は偏ったノイズの影響を受けるため回路の高
精度化の妨げの要因となっていた。
は以上のように構成されているが、アナログ入力信号及
び相補的な制御信号の配線、パッドに関してはあまり考
慮されていなかった。このため、相補的な制御信号から
入力信号に配線間容量４，５及びパッド間容量６，７を
介して伝わるノイズは相対的に偏ったものとなり、入力
信号に伝わるノイズの影響がそれぞれ異なる。その結果
、入力信号は偏ったノイズの影響を受けるため回路の高
精度化の妨げの要因となっていた。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、相補的な制御信号から入力信号
に伝わるノイズの影響による精度低下のない半導体集積
回路を得ることを目的とする。
ためになされたもので、相補的な制御信号から入力信号
に伝わるノイズの影響による精度低下のない半導体集積
回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、上記相補的な制御信号が入力される各制御信
号線を入力信号線に対して対称に配線し、制御信号用パ
ッドを入力信号用パッドに対して対称に配置したもので
ある。
積回路は、上記相補的な制御信号が入力される各制御信
号線を入力信号線に対して対称に配線し、制御信号用パ
ッドを入力信号用パッドに対して対称に配置したもので
ある。
【０００７】またこの発明に係る半導体集積回路は、Ｎ
層からなる多層配線（Ｎ≧３）プロセスを使用し、入力
信号線にＩ層目（２≦Ｉ＜Ｎ）の配線を用い、制御信号
線には入力信号線に対して３次元的に対称な層の配線を
用いるものである。
層からなる多層配線（Ｎ≧３）プロセスを使用し、入力
信号線にＩ層目（２≦Ｉ＜Ｎ）の配線を用い、制御信号
線には入力信号線に対して３次元的に対称な層の配線を
用いるものである。
【０００８】
【作用】この発明における半導体集積回路は、それぞれ
の制御信号から配線間及びパッド間容量を介して入力信
号に伝わるノイズが、配線，パッドを対称に配置するこ
とで互いに影響しあって等価的に相殺される。
の制御信号から配線間及びパッド間容量を介して入力信
号に伝わるノイズが、配線，パッドを対称に配置するこ
とで互いに影響しあって等価的に相殺される。
【０００９】
【実施例】以下、この発明の一実施例による半導体集積
回路を図を用いて説明する。図１において、図２と同一
符号は同一または相当部分を示している。
回路を図を用いて説明する。図１において、図２と同一
符号は同一または相当部分を示している。
【００１０】従来例と異なるのは信号線の配線方法と信
号用パッドの配置方法である。図１では入力信号線３ａ
の両側に制御信号線３ｂ，３ｃを入力信号線３ａに対称
に同じように配線して配線間の距離を等しくしている。 また、制御信号用パッド２ｂ，２ｃを入力信号用パッド
２ａの両側に対称に同じように配置して、各パッド間の
距離を等しくしている。つまり、入力信号線３ａに対し
て相補的な制御信号ＰＡ，／ＰＡを対称に配置すること
で、相補的な制御信号ＰＡ，／ＰＡから配線間容量４，
５及びパッド間容量６，７を介して入力信号に伝わるノ
イズの影響を互いに打ち消し合わせ、等価的に相殺させ
るものである。
号用パッドの配置方法である。図１では入力信号線３ａ
の両側に制御信号線３ｂ，３ｃを入力信号線３ａに対称
に同じように配線して配線間の距離を等しくしている。 また、制御信号用パッド２ｂ，２ｃを入力信号用パッド
２ａの両側に対称に同じように配置して、各パッド間の
距離を等しくしている。つまり、入力信号線３ａに対し
て相補的な制御信号ＰＡ，／ＰＡを対称に配置すること
で、相補的な制御信号ＰＡ，／ＰＡから配線間容量４，
５及びパッド間容量６，７を介して入力信号に伝わるノ
イズの影響を互いに打ち消し合わせ、等価的に相殺させ
るものである。
【００１１】なお本実施例では、入力信号線と制御信号
線とを同一次元で配線したものを示したが、半導体集積
回路の配線がＮ層からなる多層配線（Ｎ≧３）構造で、
入力信号線にＩ層目（２≦Ｉ＜Ｎ）の配線を用い、制御
信号線には前記入力信号線に対して３次元的に対称の層
の配線を用いることもできる。
線とを同一次元で配線したものを示したが、半導体集積
回路の配線がＮ層からなる多層配線（Ｎ≧３）構造で、
入力信号線にＩ層目（２≦Ｉ＜Ｎ）の配線を用い、制御
信号線には前記入力信号線に対して３次元的に対称の層
の配線を用いることもできる。
【００１２】
【発明の効果】以上のように本発明によれば、相補的な
制御信号から入力信号に配線間及びパッド間の容量を介
して伝わるノイズの影響を相殺できるので、従来より高
精度な半導体集積回路を得られる効果がある。
制御信号から入力信号に配線間及びパッド間の容量を介
して伝わるノイズの影響を相殺できるので、従来より高
精度な半導体集積回路を得られる効果がある。
【図１】本発明の一実施例による半導体集積回路を示す
図である。
図である。
【図２】従来例によるＡ／Ｄコンバータのチップ構成を
示す図，Ａ／Ｄコンバータの構成要素であるチョッパ型
比較器を示す図，及びＴＧ１，ＴＧ２，ＴＧ３のオン・
オフを制御する制御信号ＰＡ，／ＰＡの波形を示す図で
ある。
示す図，Ａ／Ｄコンバータの構成要素であるチョッパ型
比較器を示す図，及びＴＧ１，ＴＧ２，ＴＧ３のオン・
オフを制御する制御信号ＰＡ，／ＰＡの波形を示す図で
ある。
１ Ａ／Ｄコンバータの本体部分２ 入力
または出力用パッド群 ２ａ アナログ入力信号用パッド ２ｂ 制御信号ＰＡ用パッド ２ｃ 制御信号／ＰＡ用パッド ３ａ アナログ入力信号線 ３ｂ 制御信号ＰＡ線 ３ｃ 制御信号／ＰＡ線 ４ 配線３ａ−３ｂ間容量 ５ 配線３ａ−３ｃ間容量 ６ パッド２ａ−２ｂ間容量 ７ パッド２ａ−２ｃ間容量
または出力用パッド群 ２ａ アナログ入力信号用パッド ２ｂ 制御信号ＰＡ用パッド ２ｃ 制御信号／ＰＡ用パッド ３ａ アナログ入力信号線 ３ｂ 制御信号ＰＡ線 ３ｃ 制御信号／ＰＡ線 ４ 配線３ａ−３ｂ間容量 ５ 配線３ａ−３ｃ間容量 ６ パッド２ａ−２ｂ間容量 ７ パッド２ａ−２ｃ間容量
Claims (2)
- 【請求項１】 入力信号を制御する相補的な制御信号
を必要とする半導体集積回路において、上記相補的な制
御信号が入力される各制御信号線を入力信号線に対して
対称に配線し、制御信号用パッドを入力信号用パッドに
対して対称に配置したことを特徴とする半導体集積回路
。 - 【請求項２】 Ｎ層からなる多層配線（Ｎ≧３）プロ
セスを使用する半導体集積回路において、入力信号線に
Ｉ層目（２≦Ｉ＜Ｎ）の配線を用い、制御信号線には上
記入力信号線に対して３次元的に対称となる層の配線を
用いたことを特徴とする請求項１記載の半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174505A JPH04369862A (ja) | 1991-06-18 | 1991-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174505A JPH04369862A (ja) | 1991-06-18 | 1991-06-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369862A true JPH04369862A (ja) | 1992-12-22 |
Family
ID=15979681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174505A Pending JPH04369862A (ja) | 1991-06-18 | 1991-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234226A (ja) * | 2007-06-18 | 2007-09-13 | Elpida Memory Inc | 半導体装置 |
-
1991
- 1991-06-18 JP JP3174505A patent/JPH04369862A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234226A (ja) * | 2007-06-18 | 2007-09-13 | Elpida Memory Inc | 半導体装置 |
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