JPH04369842A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH04369842A JPH04369842A JP14716791A JP14716791A JPH04369842A JP H04369842 A JPH04369842 A JP H04369842A JP 14716791 A JP14716791 A JP 14716791A JP 14716791 A JP14716791 A JP 14716791A JP H04369842 A JPH04369842 A JP H04369842A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体ヘテロ接合を有す
る電界効果トランジスタ、特に高電子移動度トランジス
タ（以下ＨＥＭＴと記す）に関するものである。
る電界効果トランジスタ、特に高電子移動度トランジス
タ（以下ＨＥＭＴと記す）に関するものである。
【０００２】
【従来の技術】近年では超高速、超高周波デバイスとし
て選択ドープＡｌＧａＡｓ／ＧａＡｓのヘテロ界面に形
成される二次元電子ガスを利用したＨＥＭＴが衛星放送
受信用のロ−ノイズ増幅器に利用されている。
て選択ドープＡｌＧａＡｓ／ＧａＡｓのヘテロ界面に形
成される二次元電子ガスを利用したＨＥＭＴが衛星放送
受信用のロ−ノイズ増幅器に利用されている。
【０００３】さらに、高速、高周波での動作を目指した
次世代ＨＥＭＴとして、活性層をＩｎＧａＡｓとしたＩ
ｎＧａＡｓ／ＩｎＡｌＡｓ系を用いたＨＥＭＴの研究開
発が行なわれている。それは例えばＥｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２１ｔｈ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎＳｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉ
ｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９
８９，ｐｐ２７７−２８０ に記載されている。それを
図４に示す。
次世代ＨＥＭＴとして、活性層をＩｎＧａＡｓとしたＩ
ｎＧａＡｓ／ＩｎＡｌＡｓ系を用いたＨＥＭＴの研究開
発が行なわれている。それは例えばＥｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２１ｔｈ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎＳｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉ
ｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９
８９，ｐｐ２７７−２８０ に記載されている。それを
図４に示す。
【０００４】図４のＩｎＰ基板上のＩｎＧａＡｓ／Ｉｎ
ＡｌＡｓ系のＨＥＭＴにおいて、１は半絶縁性ＩｎＰ基
板、２はアンド−プＩｎＡｌＡｓバッファ層であり、４
はアンド−プＩｎＧａＡｓチャネル層（あるいは活性層
）、５はアンドープＩｎＡｌＡｓスペ−サ層で、６はＮ
型ＩｎＡｌＡｓキャリア供給層、７はショットキ電極を
得るためのアンド−プＩｎＡｌＡｓバリア層、８はソ−
ス抵抗を低減するためのｎ型ＩｎＧａＡｓキャプ層であ
る。この系ではＩｎＧａＡｓ４，８のＩｎ組成が５３％
、ＩｎＡｌＡｓ２，５，６，７のＩｎ組成が５２％でＩ
ｎＰと互いに格子整合し、格子不整合の問題なく高Ｉｎ
組成を有するＩｎＧａＡｓをチャネルに用いる事が可能
になった。さらにこの系ではバンド不連続の値も大きく
、ＩｎＰ上の格子整合ＩｎＧａＡｓ／ＩｎＡｌＡｓ
ＨＥＭＴ構造でΔＥｃ〜０．５１ｅＶ、Ｎｓ＞４ｘ１０
１２ｃｍ−２、μ＞１００００ｃｍ２／Ｖｓ、Ｖｓ〜２
．７ｃｍ／ｓでＧａＡｓ／ＡｌＧａＡｓ系の約２−４倍
大きくなっている。またこのような構造のＨＥＭＴにお
いてトランスコンダクタンスｇｍが１３５０ｍＳ／ｍｍ
，ｆｍａｘ＝４０５ＧＨｚ，１８ＧＨｚでの雑音指数が
０．３ｄＢという非常に優れた性能が得られたという報
告がなされており、この系は超高周波、超高速デバイス
の材料系として注目されている。
ＡｌＡｓ系のＨＥＭＴにおいて、１は半絶縁性ＩｎＰ基
板、２はアンド−プＩｎＡｌＡｓバッファ層であり、４
はアンド−プＩｎＧａＡｓチャネル層（あるいは活性層
）、５はアンドープＩｎＡｌＡｓスペ−サ層で、６はＮ
型ＩｎＡｌＡｓキャリア供給層、７はショットキ電極を
得るためのアンド−プＩｎＡｌＡｓバリア層、８はソ−
ス抵抗を低減するためのｎ型ＩｎＧａＡｓキャプ層であ
る。この系ではＩｎＧａＡｓ４，８のＩｎ組成が５３％
、ＩｎＡｌＡｓ２，５，６，７のＩｎ組成が５２％でＩ
ｎＰと互いに格子整合し、格子不整合の問題なく高Ｉｎ
組成を有するＩｎＧａＡｓをチャネルに用いる事が可能
になった。さらにこの系ではバンド不連続の値も大きく
、ＩｎＰ上の格子整合ＩｎＧａＡｓ／ＩｎＡｌＡｓ
ＨＥＭＴ構造でΔＥｃ〜０．５１ｅＶ、Ｎｓ＞４ｘ１０
１２ｃｍ−２、μ＞１００００ｃｍ２／Ｖｓ、Ｖｓ〜２
．７ｃｍ／ｓでＧａＡｓ／ＡｌＧａＡｓ系の約２−４倍
大きくなっている。またこのような構造のＨＥＭＴにお
いてトランスコンダクタンスｇｍが１３５０ｍＳ／ｍｍ
，ｆｍａｘ＝４０５ＧＨｚ，１８ＧＨｚでの雑音指数が
０．３ｄＢという非常に優れた性能が得られたという報
告がなされており、この系は超高周波、超高速デバイス
の材料系として注目されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このＨ
ＥＭＴの低い周波数におけるゲ−ト電圧をパラメ−タと
したドレイン電圧−ドレイン電流特性（静特性）におい
てドレイン電圧が約０．３−０．５Ｖの付近の飽和領域
でドレイン電流が増加する”キンク”と呼ばれる現象が
この系でよくみられる。このキンクによりアウトプット
コンダクタンスｇｄが増大し、ディジタル回路等におけ
るノイズマ−ジンの減少や消費電力の増加といった問題
が生じる。このキンクの１つの原因として、ＩｎＡｌＡ
ｓバッファ層内のトラップに関与した現象等があげられ
ている。この問題を解決するためＩｎＧａＡｓはトラッ
プがほとんど存在しない事から通常バッファとして用い
られているＩｎＡｌＡｓにかえてをバッフアにＩｎＧａ
Ａｓを用いるとキンクがほとんど発生しない事がわかっ
ている。しかし、ＩｎＧａＡｓはバンドギャップが小さ
く残留キャリアの大きい為、バッファを介しての隣接す
る素子間のリ−クやゲ−ト、ソ−ス間のリ−クが非常に
大きくなりデバイス特性を著しく劣化させてしまう。
ＥＭＴの低い周波数におけるゲ−ト電圧をパラメ−タと
したドレイン電圧−ドレイン電流特性（静特性）におい
てドレイン電圧が約０．３−０．５Ｖの付近の飽和領域
でドレイン電流が増加する”キンク”と呼ばれる現象が
この系でよくみられる。このキンクによりアウトプット
コンダクタンスｇｄが増大し、ディジタル回路等におけ
るノイズマ−ジンの減少や消費電力の増加といった問題
が生じる。このキンクの１つの原因として、ＩｎＡｌＡ
ｓバッファ層内のトラップに関与した現象等があげられ
ている。この問題を解決するためＩｎＧａＡｓはトラッ
プがほとんど存在しない事から通常バッファとして用い
られているＩｎＡｌＡｓにかえてをバッフアにＩｎＧａ
Ａｓを用いるとキンクがほとんど発生しない事がわかっ
ている。しかし、ＩｎＧａＡｓはバンドギャップが小さ
く残留キャリアの大きい為、バッファを介しての隣接す
る素子間のリ−クやゲ−ト、ソ−ス間のリ−クが非常に
大きくなりデバイス特性を著しく劣化させてしまう。
【０００６】
【課題を解決するための手段】そこで本発明は上記課題
を解決するため、ＩｎＰ基板上のＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ ＨＥＭＴ構造においてＩｎＰ基板上に形成さ
れたＩｎＡｌＡｓバッファ層とＩｎＧａＡｓチャネル層
との間にＩｎＧａＡｌＡｓ層を挿入する。
を解決するため、ＩｎＰ基板上のＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ ＨＥＭＴ構造においてＩｎＰ基板上に形成さ
れたＩｎＡｌＡｓバッファ層とＩｎＧａＡｓチャネル層
との間にＩｎＧａＡｌＡｓ層を挿入する。
【０００７】またはＩｎＰ基板上に形成した直接ＩｎＧ
ａＡｌＡｓバッファ層を介してＩｎＧａＡｓチャネル層
を形成した構造とする。
ａＡｌＡｓバッファ層を介してＩｎＧａＡｓチャネル層
を形成した構造とする。
【０００８】もしくは、ＩｎＰ基板界面がＩｎＡｌＡｓ
になっておりチャネル方向に行くに従いＡｌ組成が減少
し、Ｇａ組成が増加するよう組成が連続的に変化し、チ
ャネル界面でＩｎＧａＡｓとなるようなＩｎＧａＡｌＡ
ｓ四元混晶バッファを用いる。
になっておりチャネル方向に行くに従いＡｌ組成が減少
し、Ｇａ組成が増加するよう組成が連続的に変化し、チ
ャネル界面でＩｎＧａＡｓとなるようなＩｎＧａＡｌＡ
ｓ四元混晶バッファを用いる。
【０００９】
【作用】従来、ＩｎＧａＡｓ活性層直下のＩｎＡｌＡｓ
バッファ層にかえてＩｎＧａＡｌＡｓにすることにより
、ＩｎＧａＡｌＡｓではキンクの原因となるようなトラ
ップの濃度が低減されるため、ＩｎＧａＡｌＡｓを活性
層直下のバッファ層として用いることにより、キンクを
低減することができ、アウトプットコンダクタンスｇｄ
を小さくすることが可能である。また、ＩｎＧａＡｌＡ
ｓはバンドギャプも大きいため、素子間リ−クやゲ−ト
、ソ−ス間のリ−クが発生しないだけの絶縁性を保持し
つつ特性の良好なＦＥＴを実現できる。
バッファ層にかえてＩｎＧａＡｌＡｓにすることにより
、ＩｎＧａＡｌＡｓではキンクの原因となるようなトラ
ップの濃度が低減されるため、ＩｎＧａＡｌＡｓを活性
層直下のバッファ層として用いることにより、キンクを
低減することができ、アウトプットコンダクタンスｇｄ
を小さくすることが可能である。また、ＩｎＧａＡｌＡ
ｓはバンドギャプも大きいため、素子間リ−クやゲ−ト
、ソ−ス間のリ−クが発生しないだけの絶縁性を保持し
つつ特性の良好なＦＥＴを実現できる。
【００１０】
【実施例】本発明の第１から第３の実施例を図１から図
３を用いて説明する。これらの実施例はいずれもＩｎＧ
ａＡｓ活性層直下にＩｎＧａＡｌＡｓを用ることにより
、電子のトラップを少なくするというものである。
３を用いて説明する。これらの実施例はいずれもＩｎＧ
ａＡｓ活性層直下にＩｎＧａＡｌＡｓを用ることにより
、電子のトラップを少なくするというものである。
【００１１】まず、本発明の第１の実施例を図１に従っ
て述べる。ＩｎＧａＡｓおよびＩｎＡｌＡｓの組成につ
いてはＩｎＰに格子整合するＩｎ０．５３Ｇａ０．４７
ＡｓおよびＩｎ０．５２Ａｌ０．４８Ａｓを用いた場合
について説明する。図１は、本発明のヘテロ構造の断面
図であり、１は半絶縁性ＩｎＰ基板、２は層厚が１００
−２００ｎｍのアンド−プＩｎＡｌＡｓバッファ層であ
り、３は本発明の特徴であるところのＩｎＧａＡｌＡｓ
四元混晶バッファ層である。４は層厚が２０−１００ｎ
ｍ程度のノンド−プＩｎＧａＡｓチャネル層（あるいは
活性層）、５はノンドープＩｎＡｌＡｓスペ−サ層で層
厚は０−１０ｎｍ程度のもの、６はＳｉ不純物を１ｘ１
０１８−１ｘ１０１９ｃｍ−３程度ド−プした厚さが１
０−３０ｎｍ程度のＮ型ＩｎＡｌＡｓキャリア供給層、
７はショットキ電極を得るための層厚が１０−３０ｎｍ
程度のアンド−プＩｎＡｌＡｓ層、８はソ−ス抵抗を低
減するためのＳｉ不純物を１ｘ１０１８−１ｘ１０１９
ｃｍ−３程度ド−プした厚さが１０−１００ｎｍ程度の
ｎ型ＩｎＧａＡｓキャプ層である。この構造において、
Ｎ型ＩｎＡｌＡｓ層６より電子がアンド−プＩｎＧａＡ
ｓチャネル層４に供給され、高移動度の２次元電子ガス
が、アンド−プＩｎＧａＡｓチャネル層４内に形成され
、この２次元電子ガスをゲ−ト電極により制御すること
によりＦＥＴ動作を行う。ここで、ＩｎＧａＡｌＡｓの
Ａｌ組成はＩｎＰに格子整合する場合を考えると、０（
すなわちＩｎＧａＡｓ）から０．４８（すなわちＩｎＡ
ｌＡｓ）までの間の値を選択可能であるが、ゲ−トリ−
クや素子間のリ−クが少なく、かつキンクの原因となる
トラップが低減される両方の効果が得られる２０−３０
％程度を用いる。ここでＧａＡｓとＡｌＡｓの格子定数
の差は非常に小さいため、ＩｎＰに格子整合するＩｎ組
成はＡｌ組成２０％で０．５３０２、３０％で０．５２
９４とほとんど差がなく、実際に結晶を作製する際の制
御精度を考えるとＩｎ組成を０．５３と固定しても問題
はない。すなわち、ＩｎＧａＡｌＡｓの組成としてＩｎ
０．５３Ｇａ０．２７Ａｌ０．２ＡｓからＩｎ０．５３
Ｇａ０．１７Ａｌ０．３Ａｓを用いれば良い。厚さは１
００−２００ｎｍとする。
て述べる。ＩｎＧａＡｓおよびＩｎＡｌＡｓの組成につ
いてはＩｎＰに格子整合するＩｎ０．５３Ｇａ０．４７
ＡｓおよびＩｎ０．５２Ａｌ０．４８Ａｓを用いた場合
について説明する。図１は、本発明のヘテロ構造の断面
図であり、１は半絶縁性ＩｎＰ基板、２は層厚が１００
−２００ｎｍのアンド−プＩｎＡｌＡｓバッファ層であ
り、３は本発明の特徴であるところのＩｎＧａＡｌＡｓ
四元混晶バッファ層である。４は層厚が２０−１００ｎ
ｍ程度のノンド−プＩｎＧａＡｓチャネル層（あるいは
活性層）、５はノンドープＩｎＡｌＡｓスペ−サ層で層
厚は０−１０ｎｍ程度のもの、６はＳｉ不純物を１ｘ１
０１８−１ｘ１０１９ｃｍ−３程度ド−プした厚さが１
０−３０ｎｍ程度のＮ型ＩｎＡｌＡｓキャリア供給層、
７はショットキ電極を得るための層厚が１０−３０ｎｍ
程度のアンド−プＩｎＡｌＡｓ層、８はソ−ス抵抗を低
減するためのＳｉ不純物を１ｘ１０１８−１ｘ１０１９
ｃｍ−３程度ド−プした厚さが１０−１００ｎｍ程度の
ｎ型ＩｎＧａＡｓキャプ層である。この構造において、
Ｎ型ＩｎＡｌＡｓ層６より電子がアンド−プＩｎＧａＡ
ｓチャネル層４に供給され、高移動度の２次元電子ガス
が、アンド−プＩｎＧａＡｓチャネル層４内に形成され
、この２次元電子ガスをゲ−ト電極により制御すること
によりＦＥＴ動作を行う。ここで、ＩｎＧａＡｌＡｓの
Ａｌ組成はＩｎＰに格子整合する場合を考えると、０（
すなわちＩｎＧａＡｓ）から０．４８（すなわちＩｎＡ
ｌＡｓ）までの間の値を選択可能であるが、ゲ−トリ−
クや素子間のリ−クが少なく、かつキンクの原因となる
トラップが低減される両方の効果が得られる２０−３０
％程度を用いる。ここでＧａＡｓとＡｌＡｓの格子定数
の差は非常に小さいため、ＩｎＰに格子整合するＩｎ組
成はＡｌ組成２０％で０．５３０２、３０％で０．５２
９４とほとんど差がなく、実際に結晶を作製する際の制
御精度を考えるとＩｎ組成を０．５３と固定しても問題
はない。すなわち、ＩｎＧａＡｌＡｓの組成としてＩｎ
０．５３Ｇａ０．２７Ａｌ０．２ＡｓからＩｎ０．５３
Ｇａ０．１７Ａｌ０．３Ａｓを用いれば良い。厚さは１
００−２００ｎｍとする。
【００１２】このようにＩｎＡｌＡｓバッファ層２とＩ
ｎＧａＡｓ活性層４の間にＩｎＧａＡｌＡｓバッファ層
を挿入した構造にすることにより、キンクの原因となる
活性層４直下のバッファ層３での電子のトラップが少な
くなりキンクが低減し、良好な特性がえられる。
ｎＧａＡｓ活性層４の間にＩｎＧａＡｌＡｓバッファ層
を挿入した構造にすることにより、キンクの原因となる
活性層４直下のバッファ層３での電子のトラップが少な
くなりキンクが低減し、良好な特性がえられる。
【００１３】図２は本発明の第２の実施例に記載したヘ
テロ接合電界効果トランジスタの断面構造である。第１
の実施例とのちがいは、層厚が２００−５００ｎｍ程度
のＩｎＧａＡｌＡｓバッファ層２を半絶縁性ＩｎＰ基板
１上に直接形成した構造である点である。このようにＩ
ｎＰ基板１上へ直接バッファ層３を形成しても第１の実
施例と同様の効果が得られる。
テロ接合電界効果トランジスタの断面構造である。第１
の実施例とのちがいは、層厚が２００−５００ｎｍ程度
のＩｎＧａＡｌＡｓバッファ層２を半絶縁性ＩｎＰ基板
１上に直接形成した構造である点である。このようにＩ
ｎＰ基板１上へ直接バッファ層３を形成しても第１の実
施例と同様の効果が得られる。
【００１４】図３は本発明の第３の実施例に記載したヘ
テロ接合電界効果トランジスタの断面構造である。
第１、第２の実施例との違いはＩｎＰ基板１と活性層４
との間にＩｎＧａＡｌＡｓグレーティッドバッファ層を
用いたことである。
テロ接合電界効果トランジスタの断面構造である。
第１、第２の実施例との違いはＩｎＰ基板１と活性層４
との間にＩｎＧａＡｌＡｓグレーティッドバッファ層を
用いたことである。
【００１５】半絶縁性ＩｎＰ基板１上に半絶縁性ＩｎＰ
基板１との界面でＩｎ０．５２Ａｌ０．４８Ａｓ、Ｉｎ
ＧａＡｓチャネル層４との界面でＩｎ０．５３Ｇａ０．
４７ＡｓとなるようにＧａ，Ｉｎ，Ａｌのそれぞれの組
成が膜厚に対して連続的に変化するような、ＩｎＧａＡ
ｌＡｓグレティッドバッファ層１２を形成した構造であ
る。この様な構造を用いる事により、チャネル直下では
トラップ濃度の低いＩｎＧａＡｓに近い組成を有する事
でキンクが低減され、基板側になる程ＩｎＡｌＡｓの組
成に近づきバンドギャップも大きくなり高抵抗となり絶
縁性も増す。層厚は２００−５００ｎｍ程度とする。
基板１との界面でＩｎ０．５２Ａｌ０．４８Ａｓ、Ｉｎ
ＧａＡｓチャネル層４との界面でＩｎ０．５３Ｇａ０．
４７ＡｓとなるようにＧａ，Ｉｎ，Ａｌのそれぞれの組
成が膜厚に対して連続的に変化するような、ＩｎＧａＡ
ｌＡｓグレティッドバッファ層１２を形成した構造であ
る。この様な構造を用いる事により、チャネル直下では
トラップ濃度の低いＩｎＧａＡｓに近い組成を有する事
でキンクが低減され、基板側になる程ＩｎＡｌＡｓの組
成に近づきバンドギャップも大きくなり高抵抗となり絶
縁性も増す。層厚は２００−５００ｎｍ程度とする。
【００１６】以上本発明の実施例をＩｎＰに格子整合す
る組成を有するＩｎ０．５２Ａｌ０．４８Ａｓ／Ｉｎ０
．５３Ｇａ０．４７Ａｓヘテロ接合を例として説明した
が、本発明は格子整合した場合に限らず、チャンネルに
ＩｎＧａＡｓを用いたすべての場合に有効である事は言
うまでもない。
る組成を有するＩｎ０．５２Ａｌ０．４８Ａｓ／Ｉｎ０
．５３Ｇａ０．４７Ａｓヘテロ接合を例として説明した
が、本発明は格子整合した場合に限らず、チャンネルに
ＩｎＧａＡｓを用いたすべての場合に有効である事は言
うまでもない。
【００１７】
【発明の効果】以上述べたように従来のＩｎＡｌＡｓバ
ッファ層と比較してＩｎＧａＡｌＡｓではキンクの原因
となるようなトラップの濃度が低く且つ、ＩｎＧａＡｓ
よりバンドギャプの大きい、ＩｎＧａＡｌＡｓもしくは
ＩｎＧａＡｌＡｓグレ−ティッド層をチャネル層直下の
バッファ層として用いることにより素子間リ−クやゲ−
ト、ソ−ス間のリ−クが発生しないだけの絶縁性を保持
しつつキンクを低減することができ、アウトプットコン
ダクタンスｇｄを小さくすることが可能であり、特性の
良好なＦＥＴを実現できる。
ッファ層と比較してＩｎＧａＡｌＡｓではキンクの原因
となるようなトラップの濃度が低く且つ、ＩｎＧａＡｓ
よりバンドギャプの大きい、ＩｎＧａＡｌＡｓもしくは
ＩｎＧａＡｌＡｓグレ−ティッド層をチャネル層直下の
バッファ層として用いることにより素子間リ−クやゲ−
ト、ソ−ス間のリ−クが発生しないだけの絶縁性を保持
しつつキンクを低減することができ、アウトプットコン
ダクタンスｇｄを小さくすることが可能であり、特性の
良好なＦＥＴを実現できる。
【図１】本発明第１の実施例のヘテロ接合電界効果トラ
ンジスタの構造断面図である。
ンジスタの構造断面図である。
【図２】本発明第２の実施例のヘテロ接合電界効果トラ
ンジスタの構造断面図である。
ンジスタの構造断面図である。
【図３】本発明第３の実施例のヘテロ接合電界効果トラ
ンジスタの構造断面図である。
ンジスタの構造断面図である。
【図４】従来のＩｎＧａＡｓ／ＩｎＡｌＡｓ系ヘテロ接
合電界効果トランジスタの構造断面図である。
合電界効果トランジスタの構造断面図である。
１ 半絶縁性ＩｎＰ基板
２ ＩｎＡｌＡｓバッファ層
３ ＩｎＧａＡｌＡｓバッファ層
４ ＩｎＧａＡｓ活性層
５ ＩｎＡｌＡｓスペーサ層層
６ Ｎ型ＩｎＡｌＡｓキャリア供給層７ ＩｎＡｌ
Ａｓバリア層 ８ ｎ型ＩｎＧａＡｓキャップ層 ９ ソース電極 １０ ゲート電極 １１ ドレイン電極
Ａｓバリア層 ８ ｎ型ＩｎＧａＡｓキャップ層 ９ ソース電極 １０ ゲート電極 １１ ドレイン電極
Claims (3)
- 【請求項１】 ＩｎＧａＡｓを活性層としたＩｎＧａ
Ａｓ／ＩｎＡｌＡｓヘテロ接合を有するヘテロ接合電界
効果トランジスタにおいて、基板上に形成されたＩｎＡ
ｌＡｓバッファ層とＩｎＧａＡｓ活性層との間にＩｎＧ
ａＡｌＡｓ四元混晶バッファ層を挿入した構造を有する
ヘテロ接合電界効果トランジスタ。 - 【請求項２】 ＩｎＧａＡｓを活性層としたＩｎＧａ
Ａｓ／ＩｎＡｌＡｓヘテロ接合を有するヘテロ接合電界
効果トランジスタにおいて、基板上に形成したＩｎＧａ
ＡｌＡｓ四元混晶バッファ層を介してＩｎＧａＡｓ活性
層が形成された構造を有するヘテロ接合電界効果トラン
ジスタ。 - 【請求項３】 ＩｎＧａＡｓを活性層としたＩｎＧａ
Ａｓ／ＩｎＡｌＡｓヘテロ接合を有するヘテロ接合電界
効果トランジスタにおいて、基板上にＡｌ組成比ｘが基
板界面でｘ＝１、活性層界面でｘ＝０となる様に組成が
直線的に変化するＩｎ０．５３（Ｇａ１ーｘＡｌｘ）０
．４７Ａｓバッファ層を介して形成したＩｎＧａＡｓ活
性層を有するヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14716791A JPH04369842A (ja) | 1991-06-19 | 1991-06-19 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14716791A JPH04369842A (ja) | 1991-06-19 | 1991-06-19 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369842A true JPH04369842A (ja) | 1992-12-22 |
Family
ID=15424102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14716791A Pending JPH04369842A (ja) | 1991-06-19 | 1991-06-19 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0863554A2 (en) * | 1997-03-05 | 1998-09-09 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| JP2006509369A (ja) * | 2002-12-05 | 2006-03-16 | レイセオン・カンパニー | 四元系−三元系半導体デバイス |
-
1991
- 1991-06-19 JP JP14716791A patent/JPH04369842A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0863554A2 (en) * | 1997-03-05 | 1998-09-09 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| EP0863554A3 (en) * | 1997-03-05 | 1998-12-30 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| JP2006509369A (ja) * | 2002-12-05 | 2006-03-16 | レイセオン・カンパニー | 四元系−三元系半導体デバイス |
| KR101007995B1 (ko) * | 2002-12-05 | 2011-01-14 | 레이티언 캄파니 | 4원-3원 화합물 반도체 소자 |
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